CN111813371A

CN111813371A - 数字信号处理的浮点除法运算方法、系统及可读介质

Info

Publication number: CN111813371A
Application number: CN202010738576.3A
Authority: CN
Inventors: 伍骏; 李思彧
Original assignee: Shanghai Saifang Technology Co ltd
Current assignee: Shanghai Saifang Technology Co ltd
Priority date: 2020-07-28
Filing date: 2020-07-28
Publication date: 2020-10-23
Anticipated expiration: 2040-07-28
Also published as: CN111813371B

Abstract

本发明涉及数字信号处理技术领域，具体涉及一种数字信号处理的浮点除法运算方法、系统及可读介质，在进行运算时，首先通过查表获得倒数值上限，利用计算获得偏差，并进行纠偏，得到该浮点数的倒数，然后将浮点数的倒数输入浮点数乘法器与被除数进行乘法操作，最后得到浮点除法的结果，本发明设计了一种查表后纠偏的浮点数求倒数方法，并利用该方法设计了浮点数除法器，本发明实现了一种高效且低成本的浮点除法器，所有的除法操作都可以在较短的时钟周期完成，并且硬件资源开销也十分有限，同时精度与迭代相减的方法精度基本相同。十分适合对计算延时要求较高，并且成本敏感的应用场景。

Description

数字信号处理的浮点除法运算方法、系统及可读介质

技术领域

本发明涉及数字信号处理技术领域，具体涉及一种数字信号处理的浮点除法运算方法、系统及可读介质。

背景技术

在各种数字信号处理器或者数字信号处理算法模块中，通常都会进行浮点运算，在浮点运算中均会涉及浮点的加减乘除操作，浮点数的加法与乘法运算相对简单，可以使用较为固定的时间与硬件资源完成，对于浮点减法运算其基本方法与加法相同，也可以视为加法运算，但是浮点除法运算，则较为复杂，通常的做法是使用多次减法迭代完成，其硬件资源开销较大，完成的时钟周期较长，不适合成本敏感，对计算延时要求较高的应用场景，本发明就是实现了一种新型的浮点除法硬件电路设计，使除法运算可以在较短的时间，利用较少的资源完成浮点的除法运算，同时也保持了非常可观的计算精度。

现有的浮点除法运算大多采用迭代相减的方法，这样的运算方式要求对两个浮点数进行反复相减，从而得到最终运算结果。因此当将其映射为硬件电路时，会需要多个时钟周期来完成，由于需要重复多次相减的运算所以相应的硬件开销也会增加。

发明内容

针对现有技术的不足，本发明公开了一种数字信号处理的浮点除法运算方法、系统及可读介质，用于解决现有的浮点除法运算大多采用迭代相减的方法，这样的运算方式要求对两个浮点数进行反复相减，从而得到最终运算结果。因此当将其映射为硬件电路时，会需要多个时钟周期来完成，由于需要重复多次相减的运算所以相应的硬件开销也会增加的问题。

本发明通过以下技术方案予以实现：

第一方面，本发明公开了一种数字信号处理的浮点除法运算方法，所述方法在进行运算时，首先通过查表获得倒数值上限，利用计算获得偏差，并进行纠偏，得到该浮点数的倒数，然后将浮点数的倒数输入浮点数乘法器与被除数进行乘法操作，最后得到浮点除法的结果。

更进一步的，在浮点运算中，浮点数都按照下面公式来表示：

v＝(-1)^s*(1+m)*2^e

其中浮点数由三部分组成，包括1个比特位的符号位s，数个比特位的指数e，以及数个比特位的尾数m，因此其倒数可以利用下面公式表示：

1/v＝(-1)^s*(1/(1+m))*2^-e

对浮点数求倒数时，其符号位不会变化，所以结果符号位保留原值即可。

更进一步的，所述浮点为64比特位的双精度浮点数、32比特位的单精度浮点数以及16比特位的半精度浮点数和其他扩展精度浮点数。

更进一步的，计算32比特位的单精度浮点数时，在32位的单精度浮点数中尾数m占23比特位，指数e占8比特位，首先需确定其倒数的数值范围，之后将范围的上限减去相应的偏差进行纠正得到(1+m)倒数的值，由于m是一个大于等于0且小于1的数字，所以(1+m)的值介于1到2之间，将区间[1，2)进行256等分，并预先计算好每一个等分点的倒数，最后通过尾数m的高8比特位进行查表操作，通过查表确定(1+m)倒数值的区间，以及该区间的上限值，同时获得该区间的间隔。

更进一步的，在将[1,2)区间进行256等分之后，在每一个区间段内各个点的倒数值是均匀变化的，其变化规律用一条斜率为负值的直线进行拟合，该直线的斜率由区间上左右两个端点的倒数值确定，使用尾数m的低15位进行偏差纠正，利用尾数m的低15位以及所在区间的倒数值间隔得到尾数m的低15所对应的倒数值偏差。

第二方面，本发明公开了一种数字信号处理的浮点除法运算系统，所述运算系统用于执行第一方面所述的数字信号处理的浮点除法运算方法，包括浮点求倒数模块和浮点数相乘模块。

更进一步的，所述浮点求倒数模块，工作时包括以下步骤：

S1.利用原始浮点数的符号位，指数确定该浮点数倒数的符号位与指数；

S2.利用尾数的高8位通过查表确定倒数的上限值；

S3.利用尾数的低15位计算倒数结果与上限值之间偏差；

S4.将上限值减去偏差可以得到最终的倒数结果。

更进一步的，所述浮点数相乘模块的工作步骤如下：

T1.利用两个浮点数的符号位进行异或计算，获得最终结果的符号位；

T2.将两个浮点数的尾数部分相乘，并确定结果是否大于2，如果结果大于2则需要对结果左移一位；

T3.将两个浮点数的指数部分相加，并减去IEEE-754标准中规定的指数偏差，如果尾数相乘大于2，那么还需要再加1；

T4.得到最终的结果。

更进一步的，包括处理器以及存储有执行指令的存储器，当所述处理器执行所述存储器存储的所述执行指令时，所述处理器硬件执行如权利要求1至5中任一所述的数字信号处理的浮点除法运算方法。

第三方面，本发明公开了一种可读介质，存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行第一方面所述的数字信号处理的浮点除法运算方法。

本发明的有益效果为：

本发明实现了一种高效且低成本的浮点除法器，所有的除法操作都可以在较短的时钟周期完成，并且硬件资源开销也十分有限，同时精度与迭代相减的方法精度基本相同。十分适合对计算延时要求较高，并且成本敏感的应用场景。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例除法器运算过程；

图2是本发明实施例除法器模块结构；

图3是本发明实施例IEEE-754标准浮点数格式；

图4是本发明实施例中浮点数求倒数过程；

图5是本发明实施例的浮点数乘法过程。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例1

本发明实施例中，本实施例中将浮点数除法分为了浮点数求倒数与浮点数相乘两步，其运算过程可以在图1中看到。在进行运算时，首先将除数浮点数进行求倒数运算，之后结果输入浮点数乘法器与被除数进行乘法操作便可以得到浮点除法的结果。基于此，本实施例浮点除法器硬件结构分为两个模块，分别为浮点求倒数模块，以及浮点数相乘模块，如图2所示。

本实施例中浮点数求倒数模块可以实现高效快速的浮点数求倒数操作，是本实施例的核心内容，本实施例设计了一种查表后纠偏的方法进行浮点数倒数快速运算。该方法通过查表获得倒数值上限，利用计算获得偏差，并进行纠偏，最终得到该浮点数的倒数，其具体方案如下。

在浮点运算中，浮点数按照IEEE-754标准存储，如图3所示，在IEEE-754标准中每一个浮点数都可以按照公式1来表示。

v＝(-1)^s*(1+m)*2^e 1

IEEE-754标准规定每一个浮点数都由三部分组成，包括1个比特位的符号位s，数个比特位的指数e，以及数个比特位的尾数m，因此其倒数可以利用公式2表示。

1/v＝(-1)^s*(1/(1+m))*2^-e 2

从公式2中可以看到，对浮点数求倒数时，其符号位不会变化，所以结果符号位保留原值即可。结果的指数部分为原数的相反数，求相反数操作相对较为简单，在硬件实现中为定点数的加减操作。对于结果的尾数部分较为复杂，是一个除法计算。所以求倒数操作的关键就是获得结果的尾数。

实施例2

本实施例中，根据IEEE-754标准，浮点数主要分为64比特位的双精度浮点数，32比特位的单精度浮点数以及16比特位的半精度浮点数和其他扩展精度浮点数。在本方案中以32比特位的单精度浮点数为例，在32位的单精度浮点数中尾数m占23比特位，指数e占8比特位。

为了计算(1+m)的倒数，首先需要确定其倒数的数值范围，之后将范围的上限减去相应的偏差进行纠正就可以得到(1+m)倒数的值。由于m是一个大于等于0且小于1的数字，所以(1+m)的值介于1到2之间，为了兼顾精度与硬件实现的可行性，将区间[1，2)进行256等分，并预先计算好每一个等分点的倒数，这样就可以通过尾数m的高8比特位进行查表操作，通过查表可以确定(1+m)倒数值的区间，以及该区间的上限值，同时也可以获得该区间的间隔。

在将[1,2)区间进行256等分之后，可以近似的认为在每一个区间段内各个点的倒数值是均匀变化的，其变化规律可以用一条斜率为负值的直线进行拟合，该直线的斜率由区间上左右两个端点的倒数值确定，依据此假设，可以使用尾数m的低15位进行偏差纠正。利用尾数m的低15位以及所在区间的倒数值间隔可以得到尾数m的低15所对应的倒数值偏差，其过程就是利用尾数m的低15位在该区间对应的拟合直线上找到对应的数值便可以得到偏差。

利用尾数的低15位找到对应的偏差值止之后，将区间的上限值减去偏差值就可以得到最终该单精度浮点数的倒数值。

虽然此处以32位单精度浮点数为例，但本实施例包含但不局限于32位单精度浮点数，IEEE-754标准所规定所有精度浮点数，以及类IEEE-754标准的浮点数均适用于本实施例。

实施例3

本实施例公开如图4的单精度浮点数倒数计算模块的具体工作步骤如下，

S1.利用原始浮点数的符号位，指数确定该浮点数倒数的符号位与指数。

S2.利用尾数的高8位通过查表确定倒数的上限值

S3.利用尾数的低15位计算倒数结果与上限值之间偏差

S4.将上限值减去偏差可以得到最终的倒数结果

在通过浮点数求倒数模块获得倒数值之后，利用浮点数乘法模块便可以得到最终的结果。

浮点数乘法较为简单，如图5，浮点数乘法模块的工作步骤如下。

S1.利用两个浮点数的符号位进行异或计算，获得最终结果的符号位。

S2.将两个浮点数的尾数部分相乘，并确定结果是否大于2，如果结果大于2则需要对结果左移一位。

S3.将两个浮点数的指数部分相加，并减去IEEE-754标准中规定的指数偏差。如果尾数相乘大于2，那么还需要再加1。

S4.得到最终的结果。

通过求除数的倒数，并与被除数相乘就得到了最终两个浮点数相除的结果。

实施例4

本实施例中，公开了一种数字信号处理的浮点除法运算系统，包括浮点求倒数模块和浮点数相乘模块，还包括处理器以及存储有执行指令的存储器，当所述处理器执行所述存储器存储的所述执行指令时，所述处理器硬件执行数字信号处理的浮点除法运算方法。

实施例5

本实施例中，公开一种可读介质，存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行数字信号处理的浮点除法运算方法。

综上所述，本发明设计了一种利用求浮点数倒数与浮点数相乘相结合进行浮点数除法运算的方法。首先利用查表后纠偏的方法求得除数的倒数，之后将除数的倒数与被除数相乘就可以得到最终的结果。

与迭代相减的浮点除法器相比，本发明只需要进行一次查表操作，两次加法操作，两次减法操作，以及一次浮点乘法操作，可以节省大量的硬件计算资源，同时由于这些操作的运算周期固定，所以完成一次除法操作的运算时间也只需要固定的数个周期，从而大大缩短了计算延迟，因此适用于对于计算延迟以及成本敏感的应用场景。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种数字信号处理的浮点除法运算方法，其特征在于，所述方法在进行运算时，首先通过查表获得倒数值上限，利用计算获得偏差，并进行纠偏，得到该浮点数的倒数，然后将浮点数的倒数输入浮点数乘法器与被除数进行乘法操作，最后得到浮点除法的结果。

2.根据权利要求1所述的数字信号处理的浮点除法运算方法，其特征在于，在浮点运算中，浮点数都按照下面公式来表示：

v＝(-1)^s*(1+m)*2^e

1/v＝(-1)^s*(1/(1+m))*2^-e

3.根据权利要求2所述的数字信号处理的浮点除法运算方法，其特征在于，所述浮点为64比特位的双精度浮点数、32比特位的单精度浮点数以及16比特位的半精度浮点数和其他扩展精度浮点数。

4.根据权利要求3所述的数字信号处理的浮点除法运算方法，其特征在于，计算32比特位的单精度浮点数时，在32位的单精度浮点数中尾数m占23比特位，指数e占8比特位，首先需确定其倒数的数值范围，之后将范围的上限减去相应的偏差进行纠正得到(1+m)倒数的值，由于m是一个大于等于0且小于1的数字，所以(1+m)的值介于1到2之间，将区间[1，2)进行256等分，并预先计算好每一个等分点的倒数，最后通过尾数m的高8比特位进行查表操作，通过查表确定(1+m)倒数值的区间，以及该区间的上限值，同时获得该区间的间隔。

5.根据权利要求4所述的数字信号处理的浮点除法运算方法，其特征在于，在将[1,2)区间进行256等分之后，在每一个区间段内各个点的倒数值是均匀变化的，其变化规律用一条斜率为负值的直线进行拟合，该直线的斜率由区间上左右两个端点的倒数值确定，使用尾数m的低15位进行偏差纠正，利用尾数m的低15位以及所在区间的倒数值间隔得到尾数m的低15所对应的倒数值偏差。

6.一种数字信号处理的浮点除法运算系统，所述运算系统用于执行如权利要求1-5任一项所述的数字信号处理的浮点除法运算方法，其特征在于，包括浮点求倒数模块和浮点数相乘模块。

7.根据权利要求6所述的数字信号处理的浮点除法运算系统，其特征在于，所述浮点求倒数模块，工作时包括以下步骤：

S2.利用尾数的高8位通过查表确定倒数的上限值；

S3.利用尾数的低15位计算倒数结果与上限值之间偏差；

S4.将上限值减去偏差可以得到最终的倒数结果。

8.根据权利要求6所述的数字信号处理的浮点除法运算系统，其特征在于，所述浮点数相乘模块的工作步骤如下：

T4.得到最终的结果。

9.根据权利要求6所述的数字信号处理的浮点除法运算系统，其特征在于，包括处理器以及存储有执行指令的存储器，当所述处理器执行所述存储器存储的所述执行指令时，所述处理器硬件执行如权利要求1至5中任一所述的数字信号处理的浮点除法运算方法。

10.一种可读介质，存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行如权利要求1至5中任一项所述的数字信号处理的浮点除法运算方法。