CN111799653A - 具有密集外延侧接触部的vcsel - Google Patents

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Abstract

发射器可以包括基板、至少在沟槽的底表面上的导电层、以及在基板的外延侧上提供发射器的第一电接触部的第一金属层。第一金属层可以在沟槽内，使得第一金属层接触部沟槽内的导电层。发射器还可以包括第二金属层，以在基板的外延侧上提供发射器的第二电接触部，以及绝缘注入物，以阻挡第一电接触部和第二电接触部之间的横向电流流动。

Description

具有密集外延侧接触部的VCSEL
技术领域
本公开涉及垂直腔表面发射激光器(VCSEL)，更具体地，涉及在基板 的外延侧具有密集接触部的VCSEL。
背景技术
VCSEL阵列可用于各种应用，例如各种三维(3D)传感应用。在一些 情况下，VCSEL阵列可以包括大量的发射器，典型地具有用于不同发射器 组的单独连接。
发明内容
根据一些可行的实施方式，发射器可以包括:基板；至少在沟槽的底表面 上的导电层；第一金属层，用于在基板的外延侧上提供发射器的第一电接触 部，其中第一金属层在沟槽内，使得第一金属层接触部沟槽内的导电层；第 二金属层，用于在基板的外延侧上提供发射器的第二电接触部；以及绝缘注 入物物，用于阻挡第一电接触部和第二电接触部之间的横向电流流动。
根据一些可行的实施方式，一种方法可包括:至少在沟槽的底表面上形成 导电层；形成与在发射器的基板的外延侧上提供第一电接触部相关的第一金 属层，其中第一金属层形成在沟槽内，使得第一金属层接触沟槽内的导电层； 形成与在基板的外延侧上提供第二电接触部相关的第二金属层；以及形成与 阻挡第一电接触部和第二电接触部之间的横向电流流动相关的绝缘注入物。
根据一些可行的实施方式，VCSEL可以包括:基板；至少在沟槽的底表 面上的导电层；与沟槽内的导电层接触的第一金属层，其中第一金属层在基 板的外延侧上提供VCSEL的第一电接触部；在第一金属层上方的第二金属 层，其中第二金属层在基板的外延侧上提供VCSEL的第二电接触部；以及 绝缘注入物，其围绕所述VCSEL的孔并且位于所述孔和所述沟槽的内侧壁 之间，其中所述绝缘注入物用于阻挡所述第一电接触部和所述第二电接触部 之间的横向电流流动。
附图说明
图1-8是示出与如本文所述的在基板的外延侧上包括密集电接触部的 VCSEL相关联的示例图。
图9是示出包括与每个p-i-in结之间的隧道结垂直串联连接的多个p-i-n 结的活性区的示例图。
图10-16是示出与如本文所述的在基板的外延侧上具有密集电接触部的 VCSEL阵列相关联的示例图。
图17-20是示出与串联连接的VCSEL阵列相关联的示例图，如本文所 述，VCSEL阵列在基板的外延侧上具有密集电接触部。
图21-23是示出与如本文所述的在基板的外延侧上具有密集电接触部的 串联连接的同心VCSEL阵列相关联的示例图。
图24-27是示出与如本文所述的在基板的外延侧上具有密集电接触部的 行-列可寻址VCSEL阵列相关联的示例图。
图28-32A是示出如本文所述的与在基板的外延侧上具有密集电接触部 的顶部发射VCSEL相关联的示例图。
图33是如本文所述的用于在基板的外延侧上形成包括密集电接触部的 VCSEL的示例工艺的流程图。
具体实施方式
示例实现的以下详细描述参考了附图。不同附图中相同的附图标记可以 表示相同或相似的元件。
VCSEL阵列可用于各种3D传感应用，例如结构光应用、飞行时间 (time-of-flight：ToF)应用、LIDAR应用和/或。在一些这样的应用中，VCSEL 阵列可以包括大量VCSEL(例如，多于五十个发射器)。在这些应用中， VCSEL阵列中的给定发射器组中的VCSEL可能需要用共用(而不是单独的) 电极驱动，并且可能希望在VCSEL阵列中给定的一对VCSEL之间保持相 对紧密的间距(例如，小于大约90微米(μm))(例如，根据结构光应用的 要求，根据ToF应用的要求，以便最大化管芯面积的使用效率)。然而，如 下所述，当在这种应用中使用时，传统的VCSEL结构具有许多缺点。
本文描述的一些实施方式提供了在基板的外延侧(基板上生长出外延结 构的一侧，本文称为外延侧)上具有密集电接触部(阳极接触部和阴极接触 部)的VCSEL。具有密集外延侧接触部的VCSEL减轻了由于使用被共用电 极驱动的紧密封装的发射器的传统VCSEL结构而导致的许多问题，如下面 进一步详细描述的。此外，具有密集外延侧接触部(denseepi-side contact) 的VCSEL有助于许多有用的VCSEL配置，例如串联连接VCSEL阵列、串联连接同心VCSEL阵列以及制造行-列可寻址(row-column addressable) VCSEL阵列，如下文进一步详细描述的。
在一些实施方式中，具有密集外延侧接触部的VCSEL提供了改进的功率 转换效率(例如，在包括底部发射VCSEL的VCSEL阵列中)和对包括了 在同一芯片上串联电连接的VCSEL(例如，底部发射VCSEL或顶部发射 VCSEL)的VCSEL阵列的更简单的制造(例如，与包括具有传统结构的 VCSEL的VCSEL阵列相比)。
在一些实施方式中，通过允许使用具有很少或没有载流子浓度的基板 (例如，半绝缘基板)，并且因此提供了比具有典型载流子浓度水平的基板 更低的光吸收，具有密集外延侧接触部的VCSEL提高了底部发射VCSEL 的密集阵列(例如，具有小于大约90μm的中心到中心间距的VCSEL阵列) 的均匀性和功率转换效率。
在一些实施方式中，具有密集外延侧接触部的VCSEL允许VCSEL阵 列的芯片在没有引线接合(wirebond)的情况下被连结，否则将会增加电感， 并因此增加显著的寄生电压(例如，特别是当发射器同时快速切换时，如ToF 或LIDAR应用所要求的)。
在一些实施方式中，具有密集外延侧接触部的VCSEL提高了VCSEL 阵列的功率转换效率，该VCSEL阵列中每个发射器具有较高光功率(例如， 大于约20毫瓦(mW))而并且还需要保持较低的数值孔径(NA)(例如， 小于约0.2)或较低的M2(光束腰(beam waist)和光束发散度(beam divergence) 的乘积)(例如，类似于发射较少功率的较小发射器)。
在一些实施方式中，具有密集外延侧接触部的VCSEL提高了均匀性， 提高了功率转换效率，并且使得能够简单地制造以单体电串联连接的VCSEL 阵列(例如，底部发射VCSEL阵列或顶部发射VCSEL阵列)。在一些实施 方式中，串联布置可以允许用于VCSEL阵列的驱动器在相对较高的电压但 相对较低的电流的情况下下操作，这降低了在驱动器和VCSEL阵列之间传 输功率时来自电感和电阻损耗的电压。
在一些实施方式中，通过更好地控制VCSEL阵列的相对较热和相对较 冷区域之间的电流，具有密集外延侧接触部的VCSEL提高了大型VCSEL 阵列的可靠性和均匀性。
在一些实施方式中，具有密集外延侧接触部的VCSEL提供了紧凑的设 计，该设计使得能够实现行/列可寻址的VCSEL阵列。
在一些实施方式中，具有密集外延侧接触部的VCSEL使得VCSEL阵 列具有紧密的中心到中心发射器间距(例如，小于90μm)，两个电接触部 (阳极接触部和阴极接触部)围绕基板外延侧上的每个VCSEL。即使对于 以例如网格、六边形密排结构或任意方式排列的大阵列(例如，具有数百个 发射器的VCSEL)，该设计允许也能保持这种紧密的中心到中心间距。
包括具有密集外延侧接触部的VCSEL的VCSEL阵列不同于这样的布 置：其中具有大量发射器(例如，多于五十个发射器)的高密度VCSEL阵 列在基板的外延侧上只有一个电接触部(例如，阳极)。此外，包括具有密 集外延侧接触部的VCSEL的VCSEL阵列不同于现有技术的布置，在装置 现有技术的布置中，VCSEL阵列对于晶片外延侧上的每个发射器都具有阳 极接触部和阴极接触部，但是还具有宽的中心到中心间距(例如，大于大约 90μm，并且通常大约250μm)。此外，包括具有密集外延侧接触部的VCSEL 的VCSEL阵列不同于这样的布置：其中VCSEL在外延侧具有阴极接触部 和阳极接触部并具有小间距(例如，30μm)，但是其具有以圆形或环形图 案布置的VCSEL并具有这样的特征——其防止这样的阵列被缩放成具有数 百个发射器的阵列(例如，以网格或其他方式布置)同时在两个正交维度上 保持小间距(例如，台型结构(mesa type structure))。
图1是示出在基板的外延侧上包括密集电接触部的VCSEL 100的示例 横截面的图。VCSEL 100可以被包括在VCSEL 100的阵列中，如下面进一 步详细描述的。值得注意的是，尽管VCSEL 100被图示为底部发射VCSEL (即，经过基板发射光的VCSEL)，但是具有密集外延侧接触部的VCSEL 也可以被实施为顶部发射VCSEL(即，经过基板的外延侧发射光的VCSEL)， 如下所述。
如图1所示，VCSEL 100可以包括基板102、外延结构104(例如，包 括接触层106、底部反射镜108、顶部反射镜110、活性区112、氧化层114 和绝缘注入物(isolation implant)116)、底部导电层118、顶部导电层120、 一组金属层122(例如，第一金属层122-1和第二金属层122-2)，一组绝缘 层124(第一绝缘层124-1和第二绝缘层124-2)、抗反射(AR)涂层126和 一个或多个沟槽128(显示为填充有第一金属层122-1)。在一些实施方式中， 可以使用一系列过程来制造VCSEL 100。例如，可以使用一个或多个生长过 程、一个或多个沉积过程、一个或多个蚀刻过程、一个或多个氧化过程、一 个或多个注入过程(implantationprocedure)、一个或多个金属化过程和/或诸 如此类来创建一个或多个VCSEL 100层。
基板102包括其上生长外延结构104的基板。在一些实施方式中，基板 层可以由半导体材料形成，例如砷化镓(GaAs)、磷化铟(InP)和/或另一 种类型的半导体材料。
外延结构104包括生长在基板102上或上方的一组层。例如，外延结构 104可以包括形成光学谐振器的外延层，该光学谐振器包括一对反射器(例 如，一对DBR、一对介质反射镜等)、活性增益介质(这里称为活性区)、 形成一个或多个孔(例如，用于光学和/或电学约束)的一个或多个外延层和 /或类似物，如下所述。在一些实施方式中，外延结构104可以包括生长在基 板102(例如，GaAs基板)上的一组AlGaAs层。在一些实施方式中，外延 结构104可以使用金属-有机化学气相沉积(MOCVD)技术、分子束外延 (molecular beamepitaxy：MBE)技术和/或诸如此类而在基板102上生长。 如图所示，VCSEL 100的外延结构104可以包括接触层106、底部反射镜108、 p-n-p-n阻挡层109、顶部反射镜110、活性区112和氧化层114。
接触层106包括与向底部反射镜108提供电接触部相关的层。在一些实 施方式中，接触层106可以由例如n掺杂的AlGaAs形成，并且可以具有范 围从大约0.07μm到大约2μm的厚度。如图所示，在一些实施方式中， 接触层106可以形成有外延结构104(即，在VCSEL 100的半导体外延层内)。 如进一步所示，在一些实施方式中，一个或多个沟槽128的底部可以位于接 触层106内。在一些实施方式中，接触层106可以位于底部反射镜108内或 底部反射镜108下方。在一些实施方式中，如图1所示，接触层106可以在 底部反射镜108内或下方，并且在属于外延结构104的一组p-n-p-n阻挡层 109上方，这些层不是被设计成提供额外的反射率的。值得注意的是，如果 p-n-p-n阻挡层109被设计成提供额外的反射率，则p-n-p-n阻挡层109可以 被认为是底部反射镜108的一部分。或者，在一些实施方式中，接触层106 可以形成在基板102上和底部反射镜108下方，其示例在图2中示出。
底部反射镜108包括VCSEL 100的光学谐振器的底部反射器(如，靠 近基板102的反射器)。例如，底部反射镜108可以包括半导体DBR、电介 质反射镜(放置在接触层106下方)和/或诸如此类。在一些实施方式中，底 部反射镜108可以具有从大约3.5μm到大约9μm(如，5μm)范围的厚度。
顶部反射镜110包括VCSEL 100的光学谐振器的顶部反射器(例如， 远离基板102的反射器)。例如，顶部反射镜110可以包括半导体DBR、电 介质反射镜和/或诸如此类。在一些实施方式中，顶部反射镜110可以具有从 大约2μm到大约6μm(例如，4μm)范围的厚度。
活性区112包括一个或多个层，其中电子和空穴复合(recombine)以发 射光，并限定了VCSEL 100的发射波长范围。例如，活性区112可以包括 一个或多个量子阱。在一些实施方式中，活性区112可以包括在顶部反射镜 110和底部反射镜108之间的一个或多个腔间隔层(cavity spacer layer)。活 性区112(包括腔间隔层)的光学厚度以及顶部反射镜110和底部反射镜108 的光学厚度限定了VCSEL 100的谐振腔波长，该谐振腔波长可以在活性区 的发射波长范围内被设计为实现激光发射。在一些实施方式中，活性区112 可以具有从大约0.06μm到大约0.5μm(例如，0.15μm或0.30μm)范围的 厚度。在一些实施方式中，活性区112可以包括单个p-i-n结，如图1所示。 可选地，活性区112可以包括多个(例如，两个或三个)p-i-n结，其与每个 p-i-in结之间的隧道结(tunnel junction)垂直串联，其示例在图9中示出。
氧化层114包括一组提供光局限和电局限(confinement)的氧化层。在 一些实施方式中，氧化层114可以作为外延结构104的一个或多个外延层氧 化的结果而形成。例如，氧化层114可以是作为一个或多个外延层(例如， AlGaS层、砷化铝(AlAs)层和/或诸如此类)氧化的结果而形成的氧化铝 (Al2O3)层。在一些实施方式中，如图1所示，氧化层114可以靠近(例 如，邻近但低于顶部反射镜110)。在一些实施方式中，氧化层114可以具有 从大约0.007μm到大约0.04μm(例如，0.02μm)范围的厚度。
在一些实施方式中，在VCSEL 100周围蚀刻的沟槽128(例如，在VCSEL 100中示出为填充有第一金属层122-1)可以允许蒸汽进入外延层(一个或 多个)，氧化层114和相关的氧化物孔从该外延层形成。氧化层114可以限 定氧化物孔(例如，光学活性孔)。在一些实施方式中，氧化物孔可以是非 圆形的，但是近似相同面积的圆可以具有从大约1μm到大约150μm(例如， 5μm或8μm)范围的直径。在一些实施方式中，氧化物孔的尺寸可以取决于 围绕VCSEL 100的一个或多个沟槽128的宽度。例如，可以蚀刻一个或多 个沟槽128，以暴露用于形成氧化层114的外延层。这里，外延层的氧化可 以在朝向VCSEL 100的中心的特定距离上发生，从而形成氧化层114和氧 化物孔。
绝缘注入物物116包括提供电绝缘的材料。例如，绝缘注入物116可以 包括离子注入材料(例如，使用离子注入工艺形成)，例如氢/质子注入材料 或提供降低的导电性的类似注入元素。在一些实施方式中，绝缘注入物116 可以用于防止横向电流在VCSEL的电接触部之间(例如，在VCSEL 100的 阴极接触部和阳极接触部之间)流动(即，电流不通过接触层106)。在一些 实施方式中，绝缘注入物116可以围绕VCSEL 100的孔，并且可以形成在 孔和沟槽128的内侧壁之间，如图1所示。在一些实施方式中，VCSEL 100 的阵列可以形成在导电基板(例如，掺杂基板)上，并且可以包括在相邻 VCSEL 100之间的绝缘结构，以提供相邻β系数之间的水平电绝缘和/或在 VCSEL 100和基板之间提供电绝缘的缓冲结构，如2019年2月5日公布的 美国专利10,199,794所述，该专利的全部内容通过引用结合于此。
底部导电层118包括与在VCSEL 100的外延侧上提供第一电接触部(例 如，阴极接触部)相关的层。例如，底部导电层118可以是欧姆接触金属(例 如，n型接触金属，例如AuGeNi或PdGe)。在一些实施方式中，当外延层 的类型相反时(下反射镜是p型，上反射镜是n型)，接触层106可以是由 例如ZnAu形成的p型欧姆接触部，或者是在例如高掺杂的AlGaAs到Au 上形成的欧姆隧道接触部，其具有诸如Pt或W或Ni等的扩散阻挡层。在一 些实施方式中，底部导电层118可以至少在沟槽128的底表面上。例如图1 所示，底部导电层118可以在沟槽128的底表面上，以及沿着沟槽128的侧 壁和/或在沟槽128的顶部围绕沟槽128的周边。在一些实施方式中，底部导 电层118可以具有从大约0.05μm到大约0.5μm(如，0.3μm)范围的厚度。
顶部导电层120包括与在VCSEL 100的外延侧上提供第二电接触部(例 如，阳极接触部)相关的层。例如，顶部导电层120可以是欧姆接触金属(例 如，p型接触金属)。在底部发射的VCSEL的情况下，如图1所示，顶部导 电层120可以形成在VCSEL的发射区域上方的外延结构104的顶表面上。 在一些实施方式中，顶部导电层120可以具有从大约0.05μm到大约0.5μm (例如，0.2μm)范围的厚度。在顶部发射VCSEL的情况下，顶部导电层 120可以具有环形、开槽环形、齿轮形或另一种类型的圆形或非圆形(例如， 取决于VCSEL的设计)，如下所述。
金属层122(例如，第一金属层122-1、第二金属层122-2和/或诸如此 类)包括与在基板102的外延侧上提供VCSEL 100的电接触部相关的金属 层。例如，第一金属层122-1和/或第二金属层122-2的一些部分可以在VCSEL 100的外延侧上提供第一电接触部(例如，阴极接触部)，而第一金属层122-1 和/或第二金属层122-2的其他部分可以在VCSEL 100的外延侧上提供第二 电接触部(例如，阳极接触部)。在一些实施方式中，第一金属层122-1和第二金属层122-2的一些部分可以被一个或多个绝缘层124的一些部分分开。 在一些实施方式中，第一金属层122-1和/或第二金属层122-2可以相对较厚 (例如，具有至少大约1μm的厚度，但是通常小于大约5μm)，以便承载足 够的电流，并且可以被电镀。在一些实施方式中，用于第一金属层122-1的 种子金属(seed metal)(例如，Ti/Au或TiWAu)可以覆盖在底部导电层118 上，而用于第二金属层122-2的种子金属可以覆盖在顶部导电层120上。如 图1所示，第一金属层122-1可以形成在沟槽128内，使得第一金属层122-1 接触部沟槽128内的底部导电层118。在一些实施方式中，如图1所示，第 一金属层122-1的一部分可以在VCSEL 100的发射区域上接触第二金属层 122-2的一部分。或者，在一些实施方式中，第一金属层122-1不存在于VCSEL 100的发射区域上方，如下所述。
绝缘层124(例如，第一绝缘层124-1、第二绝缘层124-2和/或诸如此 类)包括电绝缘层(例如，介电层，例如SiO2或SiN，或者可以另外包括 聚合物层，例如聚酰亚胺)，以将例如给定金属层122的一部分与另一金属 层122的一部分电绝缘(例如，将第一金属层122-1的一部分与第二金属层 122-2的一部分绝缘)或与给定金属层122的另一部分绝缘(例如，将第一 金属层122-1的第一部分与第一金属层122-1的第二部分绝缘)。在一些实施 方式中，给定的绝缘层124可以包括用于将一个或多个金属层122的一些部 分电连接的一个或多个过孔。在一些实施方式中，给定绝缘层124的一部分 可以设置在给定金属层122的一些部分之间(例如，在除发射开口之外的开 口中)，以将给定金属层122的一部分与给定金属层122的另一部分电绝缘。
AR涂层126包括薄膜涂层(例如，电介质薄膜涂层)，其被设计成降低 基板102的光学表面(例如，VCSEL 100中的基板102的底表面)的光学反 射度(反射率)。
沟槽128包括开口，该开口允许氧(例如，干氧、湿氧)进入用于形成 氧化层114的外延层。在一些实施方式中，如图1所示，可以形成沟槽128， 使得底部沟槽128位于接触层106之上或之内。这里，底部导电层118可以 形成在沟槽128内，使得底部导电层118至少在沟槽128的底表面接触该接 触层106，从而通过沟槽128(例如，通过沟槽128内的导电层118和第一 金属层122-1底部的部分)提供与底部反射镜108的电接触。在一些实施方 式中，如图1所示，第一金属层122-1的一部分可以形成在沟槽128上方(例 如，使得沟槽128填充有第一金属层122-1)。在一些实施方式中，沟槽128 可以具有小于大约10μm的宽度，并且在一些情况下，可以小于大约2μm(例 如，为了最小化VCSEL 100的阵列中的发射器到发射器间距)。通常，沟槽 128的宽度可以小于沟槽128的深度。
图3是说明用于单个VCSEL 100的绝缘注入物116的区域和周围的第 一金属层122-1的示例平面图。还示出了沟槽128的边缘，第一金属层122-1 落入沟槽128中以与底部导电层118连接，这与提供第一外延侧接触部相关。 如进一步所示，第一金属层122-1的电绝缘部分可以形成在顶部导电层120 上方(在VCSEL 100的中心圆形部分中)，这与提供第二外延侧接触部相关。 值得注意的是，在该示例中，第一金属层122-1的重要部分可用于与VCSEL 100的阵列中的成组VCSEL 100的第一外延侧接触部(例如，阴极)电连 接，而第二金属层122-2(未示出)可用于与VCSEL 100的阵列中的成组 VCSEL 100的第二外延侧接触部(例如，阳极)电连接。在一些实施方式 中，为了便于将VCSEL 100平铺成蜂窝结构和/或在VCSEL 100之间以紧密 间距共享沟槽128，沟槽128可以具有不同于图3所示的梯形形状的形状， 例如六边形、圆形或具有六重对称性(six-fold symmetry)的另一种类型的 形状。
例如，图1中的VCSEL 100的设计的一个显著特征是，用于提供第一 外延侧接触部的材料(例如，其可以是底部导电层118或第一金属层122-1 的种子层)直接抵靠沟槽128的侧壁的表面形成，其可以是外延的半导体材 料或外延的氧化半导体。这里，用于提供第一外延侧接触部的材料可以包括 金属和/或导电非金属层，例如硅(例如，非晶或多晶)、石墨、氧化铟锡、 氮化钛、氧化钛、氧化镍、硅化铂和/或类似物。在一些实施方式中，第一外延侧接触部材料与半导体或天然氧化半导体的这种直接接触也可以在外延 结构104的顶表面上围绕沟槽128的周界延伸，如图1和2所示。
VCSEL 100的这种设计允许制造底部导电层118(例如欧姆接触部)、 第一金属层122-1的种子金属和第一金属层122-1，而不需要沟槽128内的 任何光刻特征(photolithographic feature)。因为沟槽128可以有几微米深并 且宽度比深度窄，所以在沟槽128内形成光刻特征是具有挑战性的，并且也 许是不可能的(例如，尤其是当发射器到发射器的间距很小时，例如小于 40μm)。
值得注意的是，沿着沟槽128的侧壁形成的层(例如，其可以包括底部 导电层118、第一金属层122-1的种子金属或第一金属层122-1)可以将顶部 反射镜110电短接到底部反射镜108。然而，在VCSEL 100的氧化物孔周围 但在沟槽128的内半径以内放置绝缘注入物116，阻挡了VCSEL 100的电接 触部之间的横向电流流动(即，电流不通过接触层106)。因此，沿着沟槽侧 壁到底部反射镜108的任何电短路都不会干扰VCSEL 100的功能。
对于一些其他顶部发射的VCSEL布置，用于氧化的沟槽的侧壁(和底 部)已经被电介质钝化层覆盖。对于VCSEL 100，也可以用电介质钝化 (dielectric passivation)来覆盖沟槽的侧壁，但是侧壁覆盖通常需要保形涂 层，该保形涂层也将覆盖沟槽底部。在VCSEL100中，为了电接触部，需 要接近沟槽128的底部，这通常需要在沟槽128内进行光刻，并且迫使沟槽 128的宽度相对较大(例如，13μm或更大)。然而，沟槽128的这种宽度不 允许密集(例如，小于大约30μm)的发射器到发射器间距，因此，电介质 钝化方法不是优选的。
值得注意的是，VCSEL 100显示为具有氧化物孔(例如，由氧化层114 限定)。然而，电局限和光局限不需要限于氧化物孔。例如，在一些实施方 式中，可以用n-p-n阻挡结构或绝缘注入物来提供电局限和光局限。在这种 情况下，用于电局限和光局限的装置将占据与VCSEL 100的氧化物孔大致 相同的VCSEL区域。
在一些实施方式中，第二电接触部(例如，阳极接触部)在外延结构104 的上表面上形成(例如，名义上在VCSEL 100的氧化物孔上方居中)。这里， 与第二电接触部相关联的顶部导电层120(例如，与阳极相关联的p-金属) 和与第一电接触部相关联的底部导电层118(例如，与阴极相关联的n-接触 金属)可以仅横向分开几微米(例如，小于大约3μm，例如1μm)。为了形 成高密度的VCSEL阵列，会需要如此小的间隙。然而，对于基座上的VCSEL 100的阵列中的每个VCSE L100的单独连结垫来说，所需的间隙可能太小(例 如，当VCSEL阵列被倒装芯片安装(flip-chip mounted)时)。相反，用传 统技术，这种间隙需要几十微米。替代地，VCSEL 100的阵列中的成组VCSEL 100可以共享单个第一电接触部(例如，单个阴极接触部)和单个第二电接 触部(例如，单个阳极接触部)。在一些实施方式中，VCSEL 100的第一电 接触部可以是通过第一金属层122-1并联电连接的阴极。在这种阵列中的给 定VCSEL100中，第一金属层122-1的一部分可以在顶部导电层120上方(并 与之连接)，以促进平坦的顶表面(例如，根据倒装芯片安装的需要)。然而， 在这种情况下，位于顶部导电层120上方的第一金属层122-1的部分不与第 一金属层122-1的、与VCSEL 100的阴极连接的部分电接触部。例如，位于 顶部导电层120上方的第一金属层122-1的部分可以与通过第二绝缘层124-2 而与阴极连接的第一金属层122-1的部分绝缘，如图1所示。在这样的实施 方式中，第二金属层122-2形成在第一金属层122-1上方和第二绝缘层124-2 上方，使得第二金属层122-2不接触第一金属层122-1，除了在阳极接触部 上方形成通向每个VCSEL 100的过孔的区域(例如，以及可能在垫周围的 其他过孔)。
在一些实施方式中，绝缘注入物116可以形成在VCSEL 100的氧化物 孔周围和第一金属层122-1中的间隙下方，以便允许第一金属层122-1用作 注入物的掩模。结果，不再需要厚的光致抗蚀剂来掩蔽注入物。这对于底部 发射VCSEL 100尤其有利，因为注入物通常需要比顶部发射VCSEL 100更 深(例如，因为在底部发射VCSEL 100中顶部反射镜110通常更厚)，以便 更好地让光反射穿过基板102。例如几百千电子伏(keV)的深质子注入物 可能需要超过六微米(例如，高达10μm)的光致抗蚀剂，这对于用窄开口 (例如，宽度可能小于2μm)图案化是具有挑战性的，并且在某些情况下是 不可能的。相反，电镀(例如，镀金)具有比光致抗蚀剂大得多的阻止能力， 并且例如2μm厚的镀金足以基本上阻止高能质子注入物到达VCSEL 100的 半导体。在一些实施方式中，可以用较薄的光致抗蚀剂来图案化电镀，这可 以适应相对较小(例如，大约2μm)的特征尺寸。当使用电镀来基本掩蔽绝 缘注入物116时，绝缘注入物116在一些情况下(例如，当以一定角度执行 注入时，当注入物进入半导体时存在横向离散(lateral straggle)时，当电镀 的厚度在第一金属层122-1中的间隙处没有突然改变时)可以在电镀部分下 方稍微延伸(例如，大约0.5μm或更小)，并且因此，在一些情况下，可能 无法全阻止注入物到达半导体。然而，第一金属层122-1下方的注入物的这种延伸不应影响VCSEL 100的操作。
图4和图5分别示出了VCSEL 100的替代设计的横截面和平面图，该 替代设计具有与图1所示设计相似的特征。在该示例中，绝缘注入物116形 成在第一金属层122-1的内径以内，并且形成在氧化物孔的内径以外。这里， 第一金属层122-1可用于掩蔽来自底部导电层118的注入，但是光致抗蚀剂 可用于掩蔽来自VCSEL 100的发射区域(例如，在氧化物孔上方)的注入。 通过使用这种设计，不需要在注入物的光致抗蚀剂中限定窄的特征(例如，宽度小于大约2μm的特征)，即使所得到的注入区域可能如此窄。类似于图 1所示的设计，绝缘注入物116位于氧化物孔周围，但是在沟槽128的内径 以内，并且阻挡了VCSEL 100的电接触部之间的横向电流流动。此外，类 似于图1所示的设计，底部导电层118直接靠着沟槽128的侧壁表面形成， 其可以是外延的半导体材料或外延的氧化半导体，如上所述。在一些实施方 式中，为了便于将VCSEL 100平铺成蜂窝结构和/或在VCSEL 100之间共享 紧密间距的沟槽128，沟槽128可以具有不同于图5所示的梯形形状的形状， 例如六边形、圆形或具有六重对称性的另一种类型的形状。
图6、7和7A示出了VCSEL 100的另一种替代设计的截面图和一对平 面图，该VCSEL100具有与图1所示设计相似的特征。这里，绝缘注入物 116从每个沟槽128的侧壁的上部延伸。图7示出了金属层122-1处的平面 图，而图7A示出了相同的平面图，但是金属层122-1是透明的。值得注意 的是，沟槽128在图7和7A中显示为圆形，但是也可以是其他形状(例如，六边形、八边形和/或类似形状)。在该实施例中，绝缘注入物116位于氧化 物孔周围，并且围绕每个沟槽128，并且延伸以便与围绕每个相邻沟槽128 的离子注入物重叠，并且因此阻挡了VCSEL 100的电接触部之间的横向电 流流动。此外，类似于图1所示的设计，底部导电层118直接靠着沟槽128 的侧壁表面形成，其可以是外延的半导体材料或外延的氧化半导体，如上所 述。
值得注意的是，虽然图7将绝缘注入物116的区域显示为围绕每个沟槽 128的环，但是绝缘注入物116的这些区域也可以形成为单个环，如图8所 示。在图8中，金属层122-1是透明的，如图7A所示，但是可以类似于图 7所示。此外，第一金属层122-1的内径不需要小于氧化物孔的直径，但是 可以大于氧化物孔的直径。当在形成沟槽128之前进行离子注入时，使用图 8所示的设计来制造VCSEL 100可以更容易地进行。然而，高温氧化步骤(例 如，通常大于约380℃)可以基本上使注入损伤(implantation damage)通过 退火而去掉。如果注入在氧化之后进行并穿透沟槽128的底部，那么也可以 在原始沟槽128周围蚀刻更宽的沟槽128，以便到达未损坏的底部导电层118。 然而，在制造紧密间隔的发射器(例如，小于大约40μm的间隔)时，该设 计会需要更宽和更深的沟槽，并且会增加难度。下面提供了关于VCSEL 100 的上述设计的共同特征的进一步细节。
作为示例，提供了图1-9所示的VCSEL 100的层数和布置。实际上，与 图1-9所示的那些相比，VCSEL 100可以包括额外的层、更少的层、不同的 层、不同布置的层、不同厚度的层、不同相对厚度的层、具有不同图案的层 和/或诸如此类。另外，或者可替换地，一组层(例如，一层或多层)的VCSEL 100可以执行被描述为由另一组层的VCSEL 100执行的一个或多个功能。
在一些实施方式中，如结合上述VCSEL 100的设计所示，第一金属层 122-1可用于电连接VCSEL 100的阵列中的VCSEL 100的第一电接触部(例 如，阴极)，第二金属层122-2可用于电连接VCSEL 100的阵列中的VCSEL 100的第二电接触部(例如，阳极)。然而，在一些实施方式中，第一金属层 122-1可用于电连接一阵列中的VCSEL 100的第二电接触部(例如，阳极)， 第一金属层122-1可用于电连接该阵列中的VCSEL 100的第一电接触部(例 如，阴极)。
图10是示出了VCSEL 100的示例阵列的平面图以及经过图10中标识 的线的横截面图。为了清楚起见，图10中未示出绝缘注入物116、沟槽128 和底部导电层118。此外，虽然图10示出了层124-1、122-1、124-2和122-2 的一种配置，但是如上所述的其他配置也是可以的。此外，虽然图10示出 了包括18个发射器的VCSEL 100的阵列，但是该阵列可以包括不同(例如 更高)数量的发射器(例如18行和18列的VCSEL 100)。另外，这种阵列 中的VCSEL100的布置不限于如图10所示的六边形密排结构。
对于大阵列的VCSEL 100(例如，包括50个以上发射器的阵列)，会需 要消耗几瓦的功率。包括VCSEL 100的阵列的芯片本身可以相对较薄(例 如，大约100μm)。因此，为了使热量垂直流动(而不是横向流动)，会需要 热接触部。这种热接触部会需要在该阵列中的VCSEL 100的正下方进行。 与用于数据通信的传统VCSEL阵列相比，与散热器的连结不能远离(例如， 超过大约50μm)发射区域(例如，由于发射器的高密度和差的横向热流)。 因此，对于底部发射的VCSEL 100的阵列，表面会需要基本上是平面的， 并且表面上的材料(例如，典型地经电镀金属)将被连结到基座。图11是 示出使用图10所示的阵列布局的这种连结的示例图。在图11中，图10的 阵列被倒装芯片连结到基座(例如，密集外延侧接触部被连结到基板)。图 11中的箭头指示阵列中底部发射的VCSEL的发射方向。在一些实施方式中，连结材料可以是焊料、压缩连结(compression bond)、环氧树脂和/或类似物。
在一些实施方式中，对于VCSEL 100的阵列，可以实现到多于一个接 触垫的连结。能够连结到多个接触垫的一个好处是消除了会增加电感的引线 接合，并且消除了对更高电压的需要。能够连结到多于一个接触垫的另一个 好处是具有多个阳极接触部的能力(例如，在不是所有的VCSEL 100都被 并行驱动的情况下)。这种设计灵活性有利于结构光和ToF 3D传感等应用。
如图10所示，在一些实施方式中，在VCSEL 100的阵列的阳极垫和阴 极垫之间可能存在横向间隙。在不影响发射器到发射器的间距(例如，中心 到中心的间距)的情况下，该间隙可以被制成例如几十微米(例如，大约30μm 到大约200μm)，以确保连结材料不会将阴极垫和阳极垫电短路在一起。阴 极垫和阳极垫的分离以适应倒装连结并在发射器下实现良好的热接触部对 于其他布局也是可以的。
例如，图12示出了具有附加绝缘层(标识为第三绝缘层124-3)和附加 金属层(标识为第三金属层122-3)的设计，其中阳极垫和阴极垫与热接触 部分开。图13示出了如图12所示的阵列中的VCSEL 100的横截面(类似 于图2所示的设计)。使用图13所示的VCSEL 100的设计，可以将阴极垫 与热接触部结合，其示例如图14所示。以这种方式，可以减小VCSEL100 的阵列的管芯面积。
图15是VCSEL 100阵列的另一示例配置的图(使用图13所示的VCSEL 100的设计)，其中阴极垫提供热接触部，阳极被分割成多个区域——阳极1 垫和阳极2垫连接到两个不同的发射器子阵列。这种设计可能比在顶表面上 分割阳极垫更可取，因为阳极垫区域可以紧密地间隔开，而不考虑倒装芯片 连结要求。值得注意的是，可以仅使用金属层122-1和122-2(即，不使用 第三金属层122-3)并且将第一金属层122-1分成两个阳极垫区域来制造如 图15所示的芯片，但是这种实施方式可能不允许子阵列尽可能靠近地定位。
在一些实施方式中，为了实现较低的电感，VCSEL 100的阵列可以与具 有多层金属和电介质(例如，与基座表面上的单个金属层相反)的基座结合 使用，其设置成使得来自一个垫(例如，阳极垫)的电流可以在返回电流下 流经另一个垫(例如，阴极垫)，从而降低电感(例如，与这些电流路径横 向间隔开的设计(如在具有单个金属层的基座中那样)相比)。
在一些实施方式中，与在阵列周边具有电接触部(例如，阴极)的底部 发射的VCSEL阵列相比，VCSEL 100的阵列可以提供降低的不均匀性和提 高的功率转换效率。
例如，在VCSEL 100的外延侧上具有两个电接触部允许较低的电感封 装。然而，如果较低的电感是唯一的目标，那么外延侧阴极金属不需要在单 个VCSEL100周围密集。在现有技术的布局中，如图15A所示，第一电接 触部，例如阴极15c，可以形成在阵列中的所有VCSEL的周边周围，并且 只有第二电接触部，例如阳极15a，将接触每个单独的VCSEL。在这种设计 中，没有电接触部到各个VCSEL的沟槽底部。然而，当阴极与半导体的接 触部被定义为远离VCSEL时，VCSEL的n侧与阴极之间的电阻较高。
在高导电GaAs基板的情况下(例如，小于0.002ohm-cm，掺杂为2× 1018/cm3，厚度约为100μm)，该电阻很小(例如，对于沿着正方形周边的 接触部来说，对于示例值，约为5milli-ohm)。然而，横向电阻会增加每个 发射器的光功率的不均匀性(例如，与每发射器的平均功率相比)。根据发 射器的数量和工作电流，这种不均匀性可高达+/-10％。如果阴极没有包围阵 列的所有侧面，不均匀性会更大。尽管不均匀，但对于需要几安培电流的大阵列来说，来自该电阻的电压降不会显著降低器件的功率转换效率。相反， 功率转换效率由于基板掺杂造成的光损耗而降低。例如，n掺杂的大约 2e18/cm3和100μm厚的基板在近红外范围内具有大约10％的光损耗(例如， 因自由载流子吸收造成)，这将功率转换效率降低相同的百分比。
在基板不导电(或可忽略导电)的情况下，基板的自由载流子吸收可以 忽略不计，但是电流从周边通过外延层横向流到发射器。外延层通常比基板 薄。例如，如果横向传导由大约4μm的掺杂2e18/cm3的n-掺杂GaAs外延层 的等效物提供，则横向电阻(对于沿着正方形的周界接触来说)大约为0.2 欧姆。如上所述，横向电阻大约比高导电基板高两个数量级，注入每个发射 器的电流的不均匀性可能足够高，使得阵列中心的发射器仅输出每个发射器 平均光功率的15％，而边缘的发射器输出两倍的平均输出功率。对于大多数 应用来说，这样高的不均匀性通常是不可接受的。此外，对于需要几安培电 流(例如3安培)的大阵列，在典型情况下，由于这种额外的横向电阻，功 率转换效率可能降低10％以上。
因此，由于减少的不均匀性和提高的功率转换效率，本文描述的VCSEL 100的阵列比现有技术的阵列周边具有电接触部的底部发射VCSEL阵列更 好，底部发射VCSEL阵列，如图15A所示。
对于底部发射阵列，使用具有密集外延侧接触部的VCSEL 100有许多 优点。例如，在底部发射的VCSEL 100的阵列中，通过金属层122(即，经 电镀的金属)将第一和第二电接触部赋予每个VCSEL 100具有与通过半导 体实现这些电接触部相比低得多的电阻(例如，其可以具有大约低1000倍 的电导率)。因此，与通过类似厚度的外延层实现的传导相比，通过金属层 122实现电接触部没有显著的电阻损失。作为通过一个或多个金属层122连 接到每个VCSEL 100的结果，基板102中的载流子浓度可以显著降低(例 如，低于2×1017/cm3)或被消除，而横向电阻的附加增加最小。由于载流子 浓度的降低而导致的自由载流子吸收的降低将因此增加底部发射的VCSEL 100的阵列的电光效率。此外，每个VCSEL 100的较低电阻意味着每个 VCSEL 100的光功率的不均匀性可以根据阵列中VCSEL 100的数量和尺寸从例如+/-10％(如在上述高导电基板的例子中所述)改善到小于大约+/-2％。 相对于上述金属阴极仅围绕发射器阵列的周边延伸的例子，均匀性和效率也 得到提高。
使用具有密集外延侧接触部的VCSEL 100对于具有延长的有效光腔和 每个发射器更高功率的阵列来说也是有利的。更高的每个发射器的功率在例 如长距离ToF 3D感测中是有用的。一种实现每个发射器更高功率的技术是 增加VCSEL直径。然而，较大直径的VCSEL在高阶模态下往往具有更大 的功率——这种模式比低阶模态衍射更多，并有助于光束M2(即光束腰和 光束发散度的乘积)的增加。对于长距离ToF 3D传感，光束通常需要准直。 然而，具有混合模态或更高M2的光束更难准直，并且所得光束具有更低的 强度(例如，与具有更少高阶模态的相对更像高斯的光束相比)。
用于减少VCSEL中高阶模态的其它技术包括使用光子晶体(photonic crystal)来增加VCSEL表面上模态的周向的损耗，以及增加有效光腔长度。 VCSEL的有效光腔长度是等于VCSEL的反射器(例如，DBR反射镜)的 光穿透深度和反射器之间的间隔区长度之和的距离。增加有效光腔长度可以 是被希望的，因为这种方法不需要与氧化物孔进行亚微米对准，并且可以由 外延设计很好地控制，因此更易于制造。然而，当需要从外延表面到基板的导电时，当光学模态沿着掺杂腔的垂直方向行进时，光腔的延长将增加所有 光学模态的光损耗(来自自由载流子吸收)。
图16是示例VCSEL 100的示意图，该VCSEL 100具有显著降低光损耗 的延长的有效光腔。在一些实施方式中，底部反射镜108可以构造成具有相 对较低的折射率对比(refractive index contrast)，以延长有效光腔。在该示例 中，通过让底部反射镜108未掺杂并通过与形成在底部反射镜108上方的间 隔接触层107进行电接触部，减少了由延长的有效光腔引起的光损耗。在一 些实施方式中，也可以形成间隔接触层107，以增加有效光腔长度。在一些 实施方式中，间隔接触层107可以包括根据电接触部的需要而掺杂的层，但是包括靠近未掺杂的底部反射镜108的部分。在一些实施方式中，类似于图 9所示，这种设计可以与单个p-i-n结活性区112或多个p-i-n结活性区一起 使用。在一些实施方式中，VCSEL 100的密集外延侧接触部使得可以实现用 于高功率VCSEL阵列的这种VCSEL设计，其中大量(例如，超过50个发 射器，数百个发射器)被密集地封装和隔开(例如，具有小于大约50μm的 中心到中心间距，例如20μm)。值得注意的是，这种设计可以将功率转换效 率提高大约15％(例如，与完全掺杂的VCSEL相比)。更值得注意的是，这 种设计优势也适用于顶部发射的VCSEL 100的阵列。对于底部发射的 VCSEL 100的阵列，除了通过降低基板光损耗获得的更高效率之外，还提高 了功率转换效率。
图10-16所示的层数和布置是作为例子提供的。实际上，与图10-16所 示的那些相比，VCSEL 100可以包括额外的层、更少的层、不同的层、不同 布置的层、不同厚度的层、不同相对厚度的层、具有不同图案的层和/或诸如 此类。另外，或者可替换地，VCSEL 100的一组层(例如，一层或多层)可 以执行被描述为由VCSEL 100的另一组层执行的一个或多个功能。此外， 作为示例，提供了图10-16中所示的VCSEL 100的阵列的数量和布置。实际 上，与图10-16中所示的那些相比，VCSEL 100的阵列可以包括额外的 VCSEL 100、更少的VCSEL100、不同数量的VCSEL 100、不同布置的VCSEL 100、不同布置的接触垫和/或诸如此类。
在一些实施方式中，具有密集外延侧接触部的VCSEL 100可以用于单 体互连的串联VCSEL阵列。在一些应用中，例如3D感测应用，VCSEL阵 列可能需要用从几百毫安(mA)(例如，对于VCSEL阵列的段来说)到几 安(例如，对于整个VCSEL阵列来说)的电流来驱动，并且在一些应用中 (例如，ToF感测)，该电流可能需要快速切换(例如，在纳秒时间尺度上)。 为了简化驱动器制造和减少感应电压尖峰，用更高的电压换取更低的电流是 有用的。在一些实施方式中，这种换取可以通过将VCSEL 100的一个阵列 (例如，并联驱动)串联电连接到同一芯片上的VCSEL 100的另一个阵列 (例如，并联驱动)来实现。
图17是示出并联驱动的VCSEL 100的第一阵列电串联连接到同一芯片 上的并联驱动的VCSEL 100的第二阵列的方式的示意图。在这种情况下， 与并行驱动两个阵列相比，VCSEL 100的第一和第二阵列以大约两倍的电压 和一半的电流工作。在一些实现中，这种方案可以用晶片级制造技术在单个 芯片上实现。
图18和19示出了一种技术，通过该技术，具有密集外延侧接触部的多 个VCSEL100的阵列可以串联连接。例如，如图18和19的虚线框所示， 通过形成通向VCSEL 100的第一阵列(标识为阵列1)的阴极的过孔，并使 用第二金属层122-2将VCSEL 100的第一阵列的阴极连接到VCSEL 100的 第二阵列(标识为阵列2)的阳极，可以在给定的一对VCSEL 100的阵列之 间建立串联连接。在图18所示的示例中，可以形成VCSEL 100的第一和第 二阵列，例如，如图10所示，并且每个阵列内的VCSEL 100可以使用例如 图1、图2或图16所示的设计。在图19所示的示例中，VCSEL 100的第一 和第二阵列可以类似地形成，但是可以包括第三绝缘层124-3和第三金属层122-3，如图13中的VCSEL 100的设计所示。
在一些实施方式中，如图18和19所示，可以通过将VCSEL 100的第 二阵列上的第二金属层122-2连接到VCSEL 100的第一阵列上的第一金属层 122-1来形成串联连接。如图所示，在一些实施方式中，沟槽128可以形成 在VCSEL 100的第一和第二阵列之间。在一些实施方式中，该沟槽128可 以用于将VCSEL 100的第一和第二阵列彼此绝缘。在一些实施方式中，绝 缘沟槽128可以在与沟槽128(其用于VCSEL 100的第一和第二阵列中的 VCSEL100的氧化)相同的步骤中形成。在一些实施方式中，如图18和19 所示，绝缘注入物116可以形成在绝缘沟槽128周围(例如，在绝缘沟槽128 的底部，沿着绝缘沟槽128的侧面)。在一些实施方式中，第一金属层122-1 中的间隙可以用作在绝缘沟槽128周围形成绝缘注入物116的掩模。在一些 实施方式中，绝缘沟槽128周围的绝缘注入物116可以在与VCSEL 100的 第一和第二阵列中的VCSEL 100的绝缘注入物116相同的步骤中形成。
在一些实施方式中，通过使用半绝缘基板102，或者通过在外延结构104 和基板102之间形成绝缘层，可以将VCSEL 100的第一和第二阵列与基板 102绝缘，该绝缘层可以是例如一系列p/n/p/n/p阻挡层，或者高电阻材料(例 如，掺杂钒的GaAs)。
值得注意的是，在绝缘沟槽128中不需要光刻，因此，绝缘沟槽的宽度 d可以相对较窄(例如，小于大约5μm宽)。此外，这种串联连接设计提 供了根据需要改变间隙g的距离(例如，VCSEL 100的第一和第二阵列的两 个金属化区域之间的间隙)的灵活性。在一些实施方式中，间隙g需要相对 较小(例如，小于大约10μm)，以使VCSEL 100的第一和第二阵列上的 VCSEL 100足够接近，从而与相关系统的光学器件一起工作，这可以使用由 具有密集外延侧接触部的VCSEL 100促进的串联连接设计。
在一些实施方式中，为了倒装芯片连结的目的，如果金属化图案之间的 间隙g太窄(例如，大约10μm或更小)以至于不能防止VCSEL 100的第一 和第二阵列的焊料与电接触垫短路，那么可以使用一个或多个绝缘层124和 金属层122来防止短路并允许直接热路径垂直地使用更大的热接触垫(例如， 参见图19)。
在一些实施方式中，图18和图19所示的串联连接的VCSEL 100的阵 列的制造可以遵循与单个VCSEL 100的阵列相同的制造流程，使用例如图2 所示的设计，而只需要改变光刻掩模，而不需要额外的处理步骤。
图18和19所示的VCSEL 100的阵列的串联提供了优于没有密集外延 侧接触部的单体互连串联阵列的优点。图20是示出了对于阴极和阳极都没 有密集外延侧电接触部的单体互连串联VCSEL阵列的例子的图。在这个例 子中，包括没有密集外延侧电接触部的VCSEL的一对阵列形成有围绕阵列 周边的阴极接触部(如上所述)。在图20所示的例子中，没有密集外延侧电 接触部的第一VCSEL阵列的阴极完全凹陷在沟槽中，而不是阴极连接到没 有密集外延侧电接触部的第二VCSEL阵列的阳极。此外，在VCSEL的第 一和第二阵列之间的n掺杂导电层中制作绝缘注入物，而没有密集的外延侧 电接触部。在这种方法中，功率转换效率被横向半导体电阻降级，横向半导 体电阻是由从VCSEL流到每个阵列周边的电流所遇到的。与具有密集外延 侧电接触部的VCSEL 100的阵列相比，这种降级可以是10％或更多。
图20中的设计的另一个缺点是，没有密集外延侧电接触部的VCSEL的 第一和第二阵列之间的间隙w会需要至少30μm。需要该更宽的间隙，(1) 是因为围绕周边的n接触部为阵列之一承载全部电流，并且需要足够宽以用 于实现低n接触部电阻，以及(2)允许光刻特征被限定在沟槽内。因此， 与图18和19中所示的具有密集外延侧接触部的VCSEL 100的第一和第二 阵列之间的串联连接相比，将没有密集外延侧电接触部的VCSEL的第一和 第二阵列靠近在一起的灵活性较小。
图20所示设计的另一个缺点是，在没有密集外延侧电接触部的VCSEL 的第一和第二阵列之间所需的注入会需要与在每个阵列内执行的注入分开 地进行，以便在每个VCSEL内且在外延层表面之下(例如，下方8μm到 12μm)的沟槽底部限定开口。如上所述，当形成串联连接的VCSEL 100的 阵列时，不存在这种挑战。
图20所示设计的另一个缺点是，在没有密集外延侧电接触部的情况下， 光输出功率在给定的VCSEL阵列上非常不均匀。例如，即使对于中等尺寸 的阵列(例如，包括典型孔径尺寸的10×10发射器，例如10μm)，仅由于 横向电阻，每个发射器的功率范围可以从低至给定阵列中心处的平均功率的 15％到给定阵列边缘处的每个发射器的平均功率的200％以上。相比之下， 对于与每个发射器都具有密集外延侧接触部的串联连接的VCSEL 100的阵 列，低横向电阻会对每个发射器的光功率的不均匀性有少量(例如，小于大 约3％)的贡献。
在一些实施方式中，VCSEL 100的同心阵列可以单体串联互连，以提高 均匀性和可靠性。随着VCSEL阵列变得越来越大并且在更高的温度下工作， 遇到的一个问题是不均匀加热。通常，VCSEL阵列的中心比边缘热。在较 高的温度下，VCSEL的电阻趋于下降，因为载流子会更容易地在反射器的 界面和活性区跳过电势垒。当VCSEL阵列被并行驱动时(这在3D传感应 用中很常见)，较热的发射器往往会汲取更多的电流。较高的电流有时会导 致靠近VCSEL阵列中心的VCSEL比靠近VCSEL阵列边缘的VCSEL发射 更多的光功率。通常，离VCSEL阵列中心较近的VCSEL相对于离VCSEL 阵列边缘较近的VCSEL足够热，以至于边缘的VCSEL的光功率较低。此 外，在VCSEL阵列的较热(即，更靠近中心)区域中VCSEL汲取的较高电流将进一步加热这些VCSEL，从而降低它们的电阻并导致它们汲取更多 电流。在某些情况下，在高温和高电流下，这会导致热失控。更常见的是， 靠近VCSEL阵列中心的VCSEL中温度和电流的增加导致VCSEL阵列的不 均匀磨损(靠近中心的VCSEL比靠近VCSEL阵列边缘的VCSEL老化得更 快)。偶尔，老化本身会降低VCSEL的电阻，从而进一步加速这一过程。
解决这个问题的一种技术是使流向更靠近VCSEL阵列中心的VCSEL 的电流大约等于流向更靠近VCSEL阵列边缘的VCSEL的电流。这可以通 过使用具有密集外延侧电接触部的VCSEL 100和使用如上结合图18和19 所述的串联技术来容易地实现。
图17-20所示的层数和布置是作为例子提供的。实际上，与图17-20所 示的那些相比，VCSEL 100和/或VCSEL 100的阵列之间的连接可以包括额 外的层、更少的层、不同的层、不同布置的层、不同厚度的层、不同相对厚 度的层、具有不同图案的层和/或诸如此类。此外，作为示例，提供了图17-20 中所示的VCSEL 100的阵列的数量和布置。实际上，与图17-20中所示的那 些相比，VCSEL 100的阵列可以包括额外的VCSEL 100、更少的VCSEL100、 不同数量的VCSEL 100、不同布置的VCSEL 100、不同布置的接触垫和/或 诸如此类。
图21是VCSEL 100的示例阵列的示意图，其中该阵列被分成串联连接 的两个同心区域。在一些实施方式中，每个区域可以具有大致相同数量的发 射器。在一些实施方式中，使用具有密集外延侧接触部的VCSEL 100允许VCSEL 100的大阵列被分割成VCSEL 100的多个同心区域，对光学图案的 破坏最小，并且不会遭受阴极接触部(其具有从阵列(或子阵列)的周边穿 过半导体的传导路径)的电阻损失。这里，VCSEL 100的阵列的每个区域可 以被认为是VCSEL 100的单独阵列。如图21的左侧部分所示，在一些实施 方式中，第二金属层122-2的一部分与VCSEL 100(更靠近芯片边缘的 VCSEL 100的阵列，标识为阵列1)的外部区域的阴极可以连接到VCSEL 100 (更靠近芯片中心的VCSEL 100的阵列，标识为阵列2)的内部区域的阳极。 在一些实施方式中，这种串联连接可以使用上面结合图18和19描述的技术 来形成。
在一些实施方式中，为了允许倒装芯片连结而不使VCSEL 100的外部 和内部区域短路，第二金属层122-2可以被第三绝缘层124-3(未示出)覆 盖。这里，可以在第三绝缘层124-3中形成通向VCSEL 100的内部区域的阴 极的过孔。如图21的右侧部分所示，第三金属层122-3可以形成在第三绝 缘层124-3上，使得第三金属层122-3覆盖VCSEL 100的外部和内部区域(例 如，允许所有VCSEL 100可接受的散热并提供阴极接触部)。
在一些实施方式中，当VCSEL 100的内部区域中的VCSEL 100的数量 近似等于VCSEL 100的外部区域中的VCSEL 100的数量时(或者，更一般 地，当VCSEL 100的内部和外部阵列具有近似相同的总活性区时)，VCSEL 100的内部和外部区域中的每个发射器的电流(或者，更一般地，平均电流 密度)对于VCSEL 100的内部和外部区域近似相等。因此，通过使用VCSEL 100而实现的同心串联连接可以使流向更靠近VCSEL阵列中心的VCSEL的 电流大约等于流向更靠近VCSEL阵列边缘的VCSEL的电流。值得注意的 是，尽管图21示出了串联连接的VCSEL 100的两个同心区域(即，两个同 心阵列)的例子，但是该设计可以扩展到VCSEL 100的三个或更多个同心 区域。
此外，与图21相关联地描述的设计可能无法防止更靠近VCSEL 100阵 列的中心的VCSEL 100比更靠近VCSEL 100阵列的边缘的VCSEL 100更热。 然而，额外的加热不会导致更靠近VCSEL 100的阵列中心的VCSEL 100汲 取更多的电流并进一步加热(例如，当阵列中的所有VCSEL被并行驱动并 且更靠近阵列中心的VCSEL随着它们变得更热并且它们的电阻更低而汲取 更多的电流时的情况下发生；与均匀注入电流时相比，较高的电流将导致中心附近的发射器进一步加热)。
在一些实施方式中，具有密集外延侧接触部的VCSEL 100可以用于形 成同心绝缘的单体VCSEL阵列。使流向更靠近VCSEL阵列中心的VCSEL 的电流近似等于流向更靠近VCSEL阵列边缘的VCSEL的电流的额外技术 是对流向VCSEL阵列内部和外部区域的电流进行独立控制。在一些实施方 式中，这可以使用具有两个阳极(例如，内阳极和外阳极)和共用阴极的 VCSEL的两个驱动器来实现。然而，在一些情况下，会希望具有在同一封 装中分散开的多个VCSEL阵列(例如，出于热的原因)，并且允许串行驱动 VCSEL阵列(例如，为了减少驱动器的数量)。通常，在具有两个(或更多) 独立阳极的VCSEL阵列上的共用阴极不可能这样做，因为当串联连接时， 共用阴极会将第二(和随后的)VCSEL阵列的阳极短接在一起。相反，内 部和外部VCSEL区域需要电绝缘并且具有单独的电接触部(即阳极和阴极)。
图22是具有密集外延侧电接触部设计的VCSEL 100的示例阵列的示意 图，使得VCSEL 100的内部和外部区域电绝缘并且具有单独的电接触部。 在一些实施方式中，如图22的左侧部分所示，第二金属层122-2可以暴露 VCSEL 100的外部区域的阴极(例如，更靠近VCSEL 100阵列边缘的VCSEL 100的第一阵列)和VCSEL 100的内部区域(例如，更靠近VCSEL 100阵 列的中心的VCSEL 100的第二阵列)，并且可以包括用于VCSEL 100的外部 和内部区域的阳极连接。如进一步所示，在一些实施方式中，可以形成用于 VCSEL 100的内部区域的阳极和VCSEL 100的外部区域的阴极的单独接触 垫，但是在第一金属层122-1上，这些接触垫仅用于平坦化表面，并且不电 连接到VCSEL 100的阵列。如图22的右侧部分所示，可以形成第三金属层 122-3，以将VCSEL 100的内部区域(即，VCSEL 100的第二阵列)的阳极 和阴极连接到芯片周边的接触垫。在一些实施方式中，第四绝缘层124-4可 以形成在具有VCSEL 100的区域中的第三金属层122-3上，并且第四金属层 122-4可以形成为覆盖VCSEL，并且在该区域中用作热接触部。在一些实施 方式中，第四金属层122-4也可以用于使VCSEL 100的阵列的阳极接触垫和 阴极接触垫更靠近芯片表面。
图23是示出多个芯片上的VCSEL 100的内部和外部区域可以在封装阶 段(packaging level)串联连接并由两个驱动器独立控制的方式的示意图。值 得注意的是，尽管上面描述的实施方式被示出用于VCSEL 100的两个同心 区域，但是该技术也可以被应用于VCSEL 100的三个或更多个同心区域。 在一些实施方式中，还可以存在在每个芯片上并行驱动但芯片对芯片串联连 接的VCSEL 100的非同心区域。
图21-23所示的层数和布置是作为例子提供的。实际上，与图21-23所 示的那些相比，VCSEL 100和/或VCSEL 100的阵列之间的连接可以包括额 外的层、更少的层、不同的层、不同布置的层、不同厚度的层、不同相对厚 度的层、具有不同图案的层和/或诸如此类。此外，作为示例，提供了图21-23 中所示的VCSEL 100的阵列的数量和布置。实际上，与图21-23中所示的那 些相比，VCSEL 100的阵列可以包括额外的VCSEL 100、更少的VCSEL100、 不同数量的VCSEL 100、不同布置的VCSEL 100、不同布置的接触垫和/或 诸如此类。
在一些实施方式中，VCSEL 100可以用于形成行-列可寻址(或者称为 矩阵可寻址)VCSEL阵列。在一些实施方式中，具有密集外延侧接触部的 VCSEL 100可用于形成具有第一组绝缘的第一电接触部和第二组绝缘的第 二电接触部的阵列。例如，具有密集外延侧接触部的VCSEL 100可以用于 形成具有多行绝缘阴极和多列绝缘阳极的阵列。这种VCSEL100的阵列的 一个优点是图案可以更紧凑(例如，与需要在沟槽中光刻并使用单独的沟槽来沉积n-金属接触部的设计相比)。这与上面描述的密度优势相似，比较了 没有密集外延侧接触部的单体串联阵列和具有密集外延侧接触部的单体串 联阵列的方法。行-列可寻址阵列的密集外延侧接触部设计的另一个优点是 处理步骤与单体串联阵列相同；因此只需要改变掩模布局。底部发射行-列 可寻址阵列的处理步骤也与图13和14所示的单部分阵列相同，只是掩模布 局需要改变。
图24和25是示出第一金属层122-1的示例图案的图，该第一金属层 122-1可用于形成具有多行绝缘的第一电接触部和多列绝缘的第二电接触部 的VCSEL 100的阵列。如图24和25中的示例所示，第一金属层122-1可以 形成为沿着VCSEL 100的行连接阴极，并且可以在每行周围形成绝缘沟槽 以提供绝缘(例如，通过绝缘基板102的导电n型部分)。在一些实施方式 中，基板102可以是半绝缘的和/或可以与底部反射镜108的下导电层绝缘。 如图24所示，在一些实施方式中，阳极垫可以由第二金属层122-2形成， 以便在阳极垫下方发生绝缘注入并降低阳极到基板的电容。可选地，如图25 所示，在半绝缘基板102的情况下，可以在阳极垫周围形成绝缘沟槽，以将 下面的区域彼此绝缘(例如，通过外延结构104的外延层减少阳极到阳极的 寄生电容)。为简单起见，图24和25没有示出每个VCSEL 100周围的沟槽 128，用于将底部导电层118连接到第一金属层122-1。图26的左侧部分示 出了第二金属层122-2的平面图，该第二金属层122-2形成在第一金属层 122-1上，以连接VCSEL 100的阵列的列中的阳极。在图26中，虚线框表 示热接触垫覆盖在VCSEL 100的阵列上的位置。在一些实施方式中，如图 26所示，热接触垫使用第三金属层122-3形成，并且可以形成在第三绝缘层 124-3上(形成在第二金属层122-2上)。为了清楚起见，在图26中没有标 记金属层122-1下方的层。
值得注意的是，VCSEL 100的行和列之间的间距可以是窄的，使得用于 阴极的接触垫(标识为C1到C4)和用于阳极的接触垫(标识为A1到A4) 可以散开到更宽的间距(例如，为了倒装芯片连结的目的允许更大的间距)。 图26的右侧部分还示出了两列阳极(A3和A4)之间的示例横截面和两行 阴极(C1和C2)之间的横截面。如上所述，如阴极C1和C2之间的横截面 所示，绝缘沟槽可以形成在VCSEL 100的行之间。在绝缘沟槽中不需要光 刻并且使用氧化物沟槽作为n接触部的情况下，允许行之间的紧密间隔(例 如，小于大约40μm)。此外，因为每行沿其具有阴极，所以功率转换效率 几乎没有差异(例如，与使用没有密集外延侧接触部的VCSEL的设计相比)。 然而，对于这种VCSEL 100的阵列，使用具有密集外延侧接触部的VCSEL 100允许相对更紧凑和更容易地制造阵列。
在一些实施方式中，如图27所示，VCSEL 100的行-列可寻址阵列可用 于沿着选定的列和行为任何单个VCSEL 100或一组VCSEL 100供电。值得 注意的是，任意图案不能供电，但是有限的一组图案在一些应用中可以是有 帮助的，例如3D感测应用。例如，在ToF 3D感测系统中，会希望照射更小 的VCSEL 100的子阵列以减少所需的电流量(例如，与一次照射所有VCSEL 100相比)。将VCSEL 100的阵列分成子阵列的一个例子是将阵列分成不同 的行(或列)。这种分隔可以通过对阳极层图案化并使所有行共享一个共用 阴极来实现。值得注意的是，这种设计可能不需要上述行列可寻址阵列的某 些特征。然而，随着一行(或一列)中发射器数量的增加，到达给定行(或 一列)末端的电阻变得更高。为了降低电压降，因此将立即激励的VCSEL 进一步细分为行段或列段可以是有用的。上述可单独寻址的行-列方案使得 这种子划分成为可能。
图24-27所示的层数和布置是作为例子提供的。实际上，与图24-27所 示的那些相比，VCSEL 100和/或VCSEL 100的阵列之间的连接可以包括额 外的层、更少的层、不同的层、不同布置的层、不同厚度的层、不同相对厚 度的层、具有不同图案的层和/或诸如此类。此外，作为示例，提供了图24-27 中所示的VCSEL 100的阵列的数量和布置。实际上，与图24-27中所示的那 些相比，VCSEL 100的阵列可以包括额外的VCSEL 100、更少的VCSEL100、 不同数量的VCSEL 100、不同布置的VCSEL 100、不同布置的接触垫和/或 诸如此类。
在一些实施方式中，如上所述，具有密集外延侧接触部的VCSEL 100 可以是顶部发射的VCSEL。在一些实施方式中，使用具有密集外延侧接触 部的顶部发射VCSEL 100也可以以如上所述的类似方式为单体互连的串联 阵列或绝缘的单体阵列提供较低的横向电阻。此外，对于具有长腔(以及每 个发射器有更高的功率)的阵列，具有密集外延侧接触部的VCSEL 100的 效率提高可以有益于相同类型的顶部发射阵列。
图28是具有外延侧电接触部(例如，阳极接触部和阴极接触部)的顶 部发射VCSEL100的设计的示例横截面图。在一些实施方式中，可以使用 图28中所示的设计来形成顶部发射VCSEL 100的阵列。在一些实施方式中， 如图28所示，并且类似于本文描述的底部发射实施方式，第一电接触部(例 如，阴极)可以形成在用于氧化的沟槽128的底部。在一些实施方式中，如 图28所示，并且类似于本文所述的底部发射实施方式，导电层(例如，底 部导电层118或用于第一金属层122-1的种子金属)可以沿着沟槽128的侧 壁直接抵靠外延结构104形成，这允许在沟槽128内没有任何光刻特征的情 况下沉积导电层。在一些实施方式中，如图28所示，底部导电层118可以 抵靠沟槽128的底部和侧壁。可选地，底部导电层可以通过蒸发和剥离来沉 积，使得底部导电层118抵靠沟槽128的底部(并且在沟槽128的表面处围 绕沟槽128呈环形)，但是在沟槽128的侧壁上很少或没有沉积。值得注意 的是，这种方法不需要在沟槽128中形成光刻特征。
在一些实施方式中，如图28所示，绝缘注入物116可以形成在VCSEL 100的氧化物孔周围(例如，由氧化层114限定)，但是在沟槽128的内半径 内。图28中示出了第二金属层122-2(例如，与提供阳极连接相关)，但是 在该截面中没有连接到顶部导电层120。图29示出了顶部发射VCSEL 100 的横截面，其中第二金属层122-2连接到顶部导电层120。图30是示出图 28和29中所示的示例顶发射VCSEL 100的平面图，包括对应于图28和29 中所示的横截面的线。
为了清楚起见，图30所示的平面图没有示出第一金属层122-1或第二 金属层122-2。相反，图30示出了说明由顶部导电层120、沟槽128和绝缘 注入物区116形成的环的平面图。在该示例中，绝缘注入物116不使得顶部 导电层120、发射区域、或沟槽128(在其中了形成底部导电层118)下方的 区域绝缘。在该设计中，在沟槽128和顶部导电层120之间的区域中，未注 入的区域可以相当窄(例如，小于大约4μm，并且可以小于大约2μm)。值 得注意的是，这种窄宽度的特征将难以用厚的光致抗蚀剂层来限定(例如， 其可以大于6μm厚，以保护半导体免受深绝缘注入物的影响)。
然而，在一些实施方式中，第一金属层122-1(例如，用作用于阴极的 互连部)可用于保护沟槽128免受离子注入的影响。图31是顶部发射VCSEL 100周围的第一金属层122-1的示例布局图。值得注意的是，尽管在图31中 未示出，在一些实施方式中，第一金属层122-1可以延伸到场区(field region) (即，超过沟槽128的外半径的区域)。在一些实施方式中，如图31所示， 第一金属层122-1可以将底部导电层118从一个沟槽128链接到相邻的沟槽 128(例如，为了使电流穿过金属而不是半导体流过顶部发射VCSEL 100的 阵列)。在一些实施方式中，如果顶部发射VCSEL 100间隔很近，场区中可 能没有足够的空间来连接相邻的沟槽，并且第一金属层122-1的图案可以在 每个VCSEL 100区域内的沟槽128之间使用电弧。
回到对注入掩模的讨论，当第一金属层122-1如上所述保护沟槽128时， 光致抗蚀剂可以用于保护顶部发射VCSEL 100的发射区域和顶部导电层120 免受注入的影响，而不需要在光致抗蚀剂中限定窄间隙。这里，随后，在发 射区域和顶部导电层120的区域中通过光致抗蚀剂掩蔽注入，并且第一金属 层122-1掩蔽第一金属层122-1下面的区域。因此，注入仅发生在这两个区 域之间的间隙内。在图31中，注入区域被显示为在图案化的第一金属层122-1 和图31中示出的内部阴影区域之间的白色空间。在一些实施方式中，绝缘 层124-2可以形成在第一金属层122-1上，以根据需要对第一金属层122-1 和第二金属层122-2进行绝缘。图32是顶发射VCSEL 100周围的第二金属 层122-2的示例布局图。在一些实施方式中，如图29的横截面所示，第二 金属层122-2可以通过第一绝缘层124-1中的过孔连接到顶部导电层120。
如先前在图18和19中所示，单体串联阵列可以通过适当地图案化金属 层122-1和122-2来构建，以将一个阵列的阴极连接到另一个阵列的阳极。 在顶部发射的VCSEL 100的阵列的情况下，在子阵列排列成行的情况下， 可以省略金属层122-3(例如，如图18所示)，但是对于其他(例如，同心) 布置，会需要金属层122-3，如下所述。在没有金属层122-3的情况下，顶 部发射发射器的制造可以与并排布置且串联电连接的子阵列的制造具有相 同数量的步骤。
如上结合图21所述，对于底部发射VCSEL 100，单体串联互连的同心 阵列的制造可以利用第三绝缘层124-3和第三金属层122-3，以将VCSEL 100 的第一阵列的第一电接触部(例如，阴极)带到接触垫。尽管连接垫可能需 要在包括VCSEL 100的区域之外(例如，为了让引线接合不阻挡光)，但是 该技术也适用于顶部发射VCSEL 100的阵列的这种连接。
在同心绝缘单体阵列的情况下，会需要第三绝缘层124-3和第三金属层 122-3，以便顶部发射VCSEL 100的阵列将用于VCSEL的内部区域的电接 触部带到相应的键合垫。然而，图22中所示的第四绝缘层124-4和第四金 属层122-4对于顶部发射VCSEL 100的同心绝缘单体阵列来说不是必需的。
在顶部发射VCSEL 100的阵列的一些实施方式中，可以沉积第三绝缘 层124-3和第三金属层122-3，以允许上述互连而不阻挡发射器开口。然而， 第三绝缘层124-3可以是共形层(conformal layer)(例如，沉积为覆盖膜)， 并且当存在相对厚的金属层122(例如，第一金属层122-1或第二金属层122-2) 时，第三绝缘层124-3会在发射区域上不均匀。在这种情况下，第三绝缘层 124-3可以从发射区域选择性地移除。
具有密集外延侧接触部的顶部发射阵列也可以被布置为行-列可寻址子 阵列，如针对具有密集外延侧接触部的底部发射VCSEL所描述的那些。在 一些实施方式中，类似于图24、25和26所示的配置是可应用的。然而，金 属层122-1、122-2和122-3(如果应用的话)需要在光可以经过的发射区域 上方的开口。在一些实施方式中，绝缘层124-3和金属层122-3对于顶部发 射阵列可能不是必需的，因为这种芯片通常连结到芯片背面，并且引线接合 到顶部的接触部。然而，阳极到阴极的迹线可以经过长的长度(例如，一毫 米或更长)，并且当用短的(例如，几纳秒或更短的)脉冲驱动阵列时，会 希望具有非常接近的接地层(ground plane)以降低电感。为此，绝缘层124-3 和金属层122-3可以是有帮助的。此外，如图32A所示，金属层122-3的布 局可以延伸到靠近其他接触垫的芯片边缘，以便于引线接合到该RF接地层。 对于甚至更低的电感，以增加管芯面积为代价，可以在阳极接触部(例如， A1到A4)和阴极接触部(例如，C1到C4)之间布置连结到接地层的附加 接触部。
图28-32A所示的层数和布置是作为例子提供的。实际上，与图28-32A 所示的那些相比，VCSEL 100可以包括额外的层、更少的层、不同的层、不 同布置的层、不同厚度的层、不同相对厚度的层、具有不同图案的层和/或诸 如此类。
图33是用于形成VCSEL 100的示例工艺3300的流程图，如本文所述， VCSEL 100包括基板102的外延侧上的密集电接触部。
如图33所示，工艺3300可以包括至少在沟槽的底表面上形成导电层(框 3310)。例如，如上所述，导电层(例如，底部导电层118或第一金属层122-1 的种子金属)可以形成在沟槽128的底表面上。
如图33中进一步所示，工艺3300可以包括形成与在发射器的基板的外 延侧上提供第一电接触部相关联的第一金属层(框3320)。例如，如上所述， 可以形成与在VCSEL 100的基板102的外延侧上提供第一电接触部(例如， 阴极)相关联的第一金属层122-1。在一些实施方式中，第一金属层122-1 可以形成在沟槽128内，使得第一金属层122-1接触部沟槽128内的导电层。
如图33中进一步所示，工艺3300可以包括形成与在基板的外延侧上提 供第二电接触部相关联的第二金属层(框3330)。例如，如上所述，可以形 成与在基板102的外延侧上提供第二电接触部(例如，阳极)相关联的第二 金属层122-2。
如图33中进一步所示，过程3300可以包括形成与阻挡第一电接触部和 第二电接触部之间的横向电流流动相关联的绝缘注入物(框3340)。例如， 如上所述，可以形成与阻挡第一电接触部和第二电接触部之间的横向电流流 动相关联的绝缘注入物116。
过程3300可以包括额外的实施方式，例如下面描述的任何单个实施方 式或实施方式的任何组合和/或结合本文别处描述的一个或多个其他过程。
在一些实施方式中，导电层、用于第一金属层122-1的种子金属和第一 金属层122-1在沟槽128内没有任何光刻特征的情况下形成。
在一些实施方式中，在形成绝缘注入物116期间，第一金属层122-1用 作围绕VCSEL 100的孔(例如，由氧化层114限定的孔)的区域上方的掩 模。
在一些实施方式中，在形成绝缘注入物116期间，第一金属层122-1用 作VCSEL100的发射区域上方的掩模。
在一些实施方式中，在形成绝缘注入物116期间，光致抗蚀剂用作 VCSEL 100的发射区域上方的掩模。
在一些实施方式中，绝缘注入物116围绕VCSEL 100的孔(例如，由 氧化层114限定的孔)，并且位于孔和沟槽128的内侧壁之间。
在一些实施方式中，沟槽128的底部在VCSEL 100的接触层106内。
在一些实施方式中，沟槽128的宽度小于或等于大约10微米。在一些 实施方式中，沟槽128的宽度小于沟槽128的深度。
在一些实施方式中，第一金属层122-1的一部分在VCSEL 100的发射区 域上方接触第二金属层122-2的一部分。在一些实施方式中，第一金属层 122-1不存在于VCSEL 100的发射区域上方。
在一些实施方式中，导电层包括底部导电层118(例如，欧姆接触层) 或第一金属层122-1的种子层。
在一些实施方式中，VCSEL 100是底部发射VCSEL。在一些实施方式 中，VCSEL 100是顶部发射VCSEL。
在一些实施方式中，VCSEL 100被包括在发射器阵列中，其中给定的一 对VCSEL100之间的中心到中心的距离小于大约50微米。
在一些实施方式中，VCSEL 100被包括在发射器阵列中，其中第一电接 触部和第二电接触部在包括VCSEL 100的一组VCSEL 100之间共享。
在一些实施方式中，VCSEL 100被包括在发射器阵列中，其中VCSEL 100与另一个VCSEL 100并联连接。
在一些实施方式中，VCSEL 100被包括在具有热接触部的发射器阵列中， 该热接触部存在于VCSEL 100的发射区域上。在一些实施方式中，与第二 电接触部相关联的接触垫用作热接触部。在一些实施方式中，与第一电接触 部相关联的接触垫用作热接触部。在一些实施方式中，热接触部由与第二电 接触部和第一电接触部分离的接触垫提供。
在一些实施方式中，第二电接触部是阳极接触部，并且VCSEL 100被 包括在具有多于一个阳极接触部的发射器阵列中。
尽管图33示出了过程3300的示例框，但是在一些实施方式中，过程3300 可以包括与图33中描绘的那些框相比额外的框、更少的框、不同的框或不 同布置的框。附加地或替代地，过程3300的两个或更多个框可以并行执行。
前述公开内容提供了说明和描述，但并不旨在穷举或将实现限制为所公 开的精确形式。可以根据上述公开内容进行修改和变化，或者可以从实现的 实践中获得修改和变化。
即使特征的特定组合在权利要求中陈述和/或在说明书中公开，这些组合 并不旨在限制各种实施方式的公开。事实上，这些特征中的许多可以以权利 要求中未具体列举和/或说明书中未公开的方式组合。尽管下面列出的每个从 属权利要求可以直接仅依赖于一个权利要求，但是各种实现的公开包括每个 从属权利要求与权利要求集中的每个其他权利要求的组合。
除非明确说明，否则本文中使用的任何元素、动作或指令都不应被解释 为关键或必要的。此外，如这里所使用的，冠词“一”旨在包括一个或多个 项目，并且可以与“一个或多个”互换使用此外，如本文所用，冠词“该” 旨在包括与冠词“该”相关的一个或多个项目，并且可以与“一个或多个” 互换使用此外，如本文所用，术语“组”旨在包括一个或多个项目(例如， 相关项目、不相关项目、相关和不相关项目的组合和/或诸如此类)，并且可 以与“一个或多个”互换使用如果只打算使用一个项目，则使用短语“只有 一个”或类似的语言。此外，如在此使用的，术语“具有”等旨在是开放式 术语。此外，短语“基于”旨在表示“至少部分基于”，除非另有明确说明。 此外，如本文所用，术语“或”在一系列中使用时旨在是包含性的，并且可 以与“和/或”互换使用，除非另有明确说明(例如，如果与“任一”或“仅 其中之一”结合使用)。
相关申请
本申请要求2019年4月8日提交的美国临时专利申请No.62/830,963的 优先权，其内容通过引用全部结合于此。

Claims (24)

1.一种发射器，包括:
基板；
导电层，至少在沟槽的底表面上；
第一金属层，在基板的外延侧上提供发射器的第一电接触部，
其中第一金属层在沟槽内，使得第一金属层接触沟槽内的导电层；
第二金属层，在基板的外延侧上提供发射器的第二电接触部；和
绝缘注入物物，阻挡第一电接触部和第二电接触部之间的横向电流流动。
2.根据权利要求1所述的发射器，其中所述绝缘注入物围绕所述发射器的孔，并且位于所述孔和所述沟槽的内侧壁之间。
3.根据权利要求1所述的发射器，其中所述沟槽的底部在所述发射器的接触层内。
4.根据权利要求1所述的发射器，其中所述沟槽的宽度小于或等于大约10微米。
5.根据权利要求1所述的发射器，其中所述沟槽的宽度小于所述沟槽的深度。
6.根据权利要求1所述的发射器，其中所述第一金属层的一部分在所述发射器的发射区域上方接触所述第二金属层的一部分。
7.根据权利要求1所述的发射器，其中所述第一金属层不存在于所述发射器的发射区域上方。
8.根据权利要求1所述的发射器，其中所述第一电接触部是阴极接触部，所述第二电接触部是阳极接触部。
9.根据权利要求1所述的发射器，其中所述导电层包括第一金属层的欧姆接触层或种子层。
10.根据权利要求1所述的发射器，其中所述发射器是底部发射垂直腔表面发射激光器。
11.根据权利要求1所述的发射器，其中所述发射器被包括在发射器阵列中，其中给定发射器对之间的中心到中心距离小于大约50微米。
12.根据权利要求1所述的发射器，其中所述发射器被包括在发射器阵列中，其中所述第一电接触部和所述第二电接触部在包括所述发射器的一组发射器之间共享。
13.根据权利要求1所述的发射器，其中所述发射器被包括在发射器阵列中，其中所述发射器与另一个发射器并联连接。
14.根据权利要求1所述的发射器，其中所述发射器被包括在发射器阵列中，所述发射器阵列包括存在于所述发射器的发射区域上方的热接触部。
15.根据权利要求14所述的发射器，其中与所述第二电接触部相关联的接触垫用作所述热接触部。
16.根据权利要求14所述的发射器，其中与所述第一电接触部相关联的接触垫用作所述热接触部。
17.根据权利要求14所述的发射器，其中所述热接触部由与所述第二电接触部和所述第一电接触部分离的接触垫提供。
18.根据权利要求1所述的发射器，其中所述第二电接触部是阳极接触部，并且其中所述发射器被包括在包括多于一个阳极接触部的发射器阵列中。
19.一种方法，包括:
至少在沟槽的底表面上形成导电层；
形成与在发射器的基板的外延侧上提供第一电接触部相关的第一金属层，
其中第一金属层形成在沟槽内，使得第一金属层接触沟槽内的导电层；
形成与在基板的外延侧上提供第二电接触部相关的第二金属层；和
形成与阻挡第一电接触部和第二电接触部之间的横向电流流动相关联的绝缘注入物。
20.根据权利要求19所述的方法，其中所述导电层、用于所述第一金属层的种子金属和所述第一金属层在所述沟槽内没有任何光刻特征的情况下形成。
21.根据权利要求19所述的方法，其中，在形成所述绝缘注入物期间，所述第一金属层用作在围绕孔的区域上方的掩模。
22.根据权利要求19所述的方法，其中，在形成所述绝缘注入物期间，所述第一金属层用作在发射区域上方的掩模。
23.根据权利要求19所述的方法，其中，在形成所述绝缘注入物期间，光致抗蚀剂用作在发射区域上方的掩模。
24.一种垂直腔表面发射激光器(VCSEL)，包括:
基板；
至少在沟槽的底表面上的导电层；
与沟槽内的导电层接触的第一金属层，
其中所述第一金属层在所述基板的外延侧上提供所述VCSEL的第一电接触部；
第一金属层上方的第二金属层，
其中所述第二金属层在所述基板的外延侧上提供所述VCSEL的第二电接触部；和
绝缘注入物，其围绕所述VCSEL的孔，并且位于所述孔和所述沟槽的内侧壁之间，
其中绝缘注入物阻挡第一电接触部和第二电接触部之间的横向电流流动。
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