CN111785713A - 集成加速度传感器和磁传感器的封装结构及其封装方法 - Google Patents

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Abstract

本发明提供一种集成加速度传感器和磁传感器的封装结构及其封装方法，所述集成加速度传感器和磁传感器的封装结构包括：第一晶圆，其正面侧设置有加速度传感器，磁传感器，金属焊盘，以及处理加速度传感器和磁传感器的传感信号的信号处理电路，第一晶圆上与所述加速度传感器相对位置处还设置有第一腔体；第二晶圆，其与所述第一晶圆的正面相键合，第二晶圆上与所述加速度传感器相对位置处设置有第二腔体。与现有技术相比，本发明中的集成加速度传感器和磁传感器的封装结构及其封装方法，只需要在一张晶圆上完成加速度传感器和磁传感器及其信号处理电路的加工从而大大的降低了封装成本，减少了封装尺寸。

Description

集成加速度传感器和磁传感器的封装结构及其封装方法
【技术领域】
本发明涉及集成式传感器技术领域，尤其涉及一种集成加速度传感器和磁传感器的封装结构及其封装方法。
【背景技术】
随着消费类电子功能的日益扩展，传感器的应用逐步普及，影像传感器、加速度传感器、磁传感器等等已经成为一些手持类电子设备的标配。但是，这些不同功能的传感器往往以独立的产品出现在手持类电子设备中，例如，加速度传感器和磁传感器的制作工艺不同，通常需要分别流片，封装后再组装在同一块基板上面，会占用较多的面积和成本。
因此，有必要提出一种技术方案来克服上述问题。
【发明内容】
本发明的目的之一在于提供一种集成加速度传感器和磁传感器的封装结构及其封装方法，其外形尺寸较小，成本较低。
根据本发明的一个方面，本发明提供一种集成加速度传感器和磁传感器的封装结构，其包括：第一晶圆，其正面侧设置有加速度传感器，磁传感器，金属焊盘，以及处理加速度传感器和磁传感器的传感信号的信号处理电路，第一晶圆上与所述加速度传感器相对位置处还设置有第一腔体；第二晶圆，其与所述第一晶圆的正面相键合，第二晶圆上与所述加速度传感器相对位置处设置有第二腔体。
进一步的，所述集成加速度传感器和磁传感器的封装结构还包括：金属导线，其与所述金属焊盘电性连接引出并再分布到所述第一晶圆的背面，所述信号处理电路、所述加速度传感器和金属焊盘分布于所述第一晶圆的正面；所述磁传感器位于所述信号处理电路上方。
进一步的，所述加速度传感器为热式加速度传感器，所述热式加速度传感器包括悬浮桥结构；所述第二腔体的尺寸大于所述第一腔体的尺寸；所述第二腔体的尺寸大于所述加速度传感器的尺寸。
进一步的，所述信号处理电路位于加速度传感器的外侧；所述金属焊盘位于所述信号处理电路的外侧；所述磁传感器和所述信号处理电路之间通过通孔或者重布线来连接。
进一步的，所述第一腔体和第二腔体内密封有化学性质稳定的气体。
进一步的，所述第二晶圆为硅或玻璃，所述第二晶圆的厚度为300-600微米；所述第二腔体的深度为150-500微米，所述第二腔体的尺寸为200-2000微米。
根据本发明的另一个方面，本发明提供一种集成加速度传感器和磁传感器的封装结构的封装方法，其包括：提供第一晶圆，其正面设置有所述信号处理电路、所述加速度传感器和金属焊盘；在所述信号处理电路的上方制作磁传感器；通过刻蚀将加速度传感器区域的衬底去除，以形成第一腔体；提供第二晶圆，其设置有第二腔体；将第一晶圆和第二晶圆进行键合，键合后第二晶圆在第一晶圆的正面上方，且第二腔体在所述所述加速度传感器上方。
进一步的，所述集成加速度传感器和磁传感器的封装结构的封装方法还包括：在提供第一晶圆步骤之后且在所述信号处理电路的上方制作磁传感器步骤之前，还要在所述第一晶圆正面上形成第一保护层；在通过刻蚀将加速度传感器区域的衬底去除步骤前，在制作有所述磁传感器的第一保护层上形成第二保护层；在通过刻蚀将加速度传感器区域的衬底去除步骤前，将加速度传感器上方的第一保护层和第二保护层去除。
进一步的，所述的集成加速度传感器和磁传感器的封装结构的封装方法还包括：将所述金属焊盘引出至键合后的第一晶圆的背面，并将引出的金属导线在背面进行再分布；在所述第一晶圆的背面设置焊球。
进一步的，所述第一晶圆与第二晶圆的键合方式为共晶键合，玻璃键合或环氧密封；所述将金属焊盘引出至第一晶圆背面的方式为侧壁引线工艺或通孔工艺。
进一步的，将第一晶圆和第二晶圆进行键合时，将第一晶圆和第二晶圆对准，在第一腔体和第二腔体内冲入化学性质稳定的气体。
与现有技术相比，本发明中的集成加速度传感器和磁传感器的封装结构及其封装方法，只需要在一张晶圆上完成加速度传感器和磁传感器及其信号处理电路的加工从而大大的降低了封装成本，减少了封装尺寸。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本发明在一个实施例中的集成加速度传感器和磁传感器的封装结构的纵向剖面示意图；
图2为本发明在一个实施例中的集成加速度传感器和磁传感器的封装结构的封装方法的流程示意图；
图3-图8为本发明在一个实施例中图2所示的各步骤对应的纵剖面图；
图9为本发明在另一个实施例中的集成加速度传感器和磁传感器的封装结构的纵向剖面示意图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。
请参考图1所示，其为本发明在一个实施例中的集成加速度传感器和磁传感器的封装结构的纵向剖面示意图。图1所示的集成加速度传感器和磁传感器的封装结构包括第一晶圆110和第二晶圆120。
所述第一晶圆110的正面侧设置有加速度传感器111，磁传感器112，金属焊盘113，以及处理加速度传感器111、磁传感器112的信号处理电路114，第一晶圆110上与所述加速度传感器111相对位置处还设置有绝缘空腔(或第一腔体)115。
所述加速度传感器111可以为热式加速度传感器，所述热式加速度传感器包括悬浮桥结构。在图1所示的实施例中，所述信号处理电路114、所述加速度传感器111和金属焊盘113分布于所述第一晶圆110的正面；所述磁传感器112位于所述信号处理电路114上方；所述磁传感器112和所述信号处理电路114之间可以通过通孔或者重布线来连接。在图1所示的具体实施例中，所述信号处理电路114位于加速度传感器111的外侧；所述金属焊盘113位于所述信号处理电路114的外侧。
所述第二晶圆120与所述第一晶圆110的正面相键合，所述第二晶圆120上与所述加速度传感器111相对位置处，设置有预先加工的第二腔体121，所述第二腔体121的尺寸(或所述第二腔体121沿所述第二晶圆120表面的宽度)大于第一腔体115的尺寸(或第一腔体115沿所述第一晶圆110表面的宽度)，且所述第二腔体121的尺寸大于所述加速度传感器115的尺寸(或所述加速度传感器115沿所述第一晶圆110表面的宽度)。在一个实施例中，所述第二晶圆120可以是硅也可以是玻璃，其厚度可以为300～600微米；所述第二腔体121可以通过刻蚀或者喷砂方式形成，其深度可以为150～500微米，其尺寸可以为200～2000微米左右。在一个实施例中，所述第一腔体115和第二腔体121内密封有化学性质稳定的气体。
键合后的第一晶圆110的背面设置金属导线116，其由所述金属焊盘113引出并再分布到第一晶圆110的背面。其中，焊盘引出方式是通过在第一晶圆110上打孔引出，是通过通孔工艺实现的。
在第一晶圆110的背面设置有焊球117。金属焊盘113和焊球117均可作为信号触点。
请参考图9所示，其为本发明在另一个实施例中的集成加速度传感器和磁传感器的封装结构的纵向剖面示意图，其结构与图1所示实施例的结构基本相同，也包括第一晶圆110和第二晶圆120；其与图1所示实施例的区别在于,其金属焊盘213引出金属线216的方式不同，其焊盘引出方式是通过斜坡金属重布线工艺(或侧壁引线工艺)实现的。
请参考图2所示，其为本发明在一个实施例中的集成加速度传感器和磁传感器的封装结构的封装方法的流程示意图；请参考图3-图8所示，其为本发明在一个实施例中，图2所示的各步骤对应的纵剖面图。图2所示的集成加速度传感器和磁传感器的封装结构的封装方法包括如下步骤。
步骤210、如图3所示，提供第一晶圆110，在第一晶圆110的正面制作(或制备)有加速度传感器111，金属焊盘113，以及处理加速度传感器111、磁传感器112的信号处理电路114。在图2所示的实施例中，所述加速度传感器111可以为热式加速度传感器，所述热式加速度传感器包括悬浮桥结构。在图2所示的具体实施例中，所述信号处理电路114位于加速度传感器111的外侧；所述金属焊盘113位于所述信号处理电路114的外侧。
步骤220、在制作有加速度传感器111、金属焊盘113和信号处理电路114的第一晶圆110的正面形成第一保护层118，并在所述第一保护层118中制作通孔和导线。
步骤230、如图4所示，在第一保护层118上制作磁传感器112，磁传感器112位于信号处理电路114的上方。所述磁传感器112和所述信号处理电路114之间可以通过通孔或者重布线来连接。
步骤240、如图4所示，在制作有所述磁传感器112的第一保护层118上形成第二保护层119。
步骤250、如图5所示，通过曝光、显影将加速度传感器111要刻蚀衬底区域对应的第一保护层118和第二保护层119去除。
步骤260、如图6所示，通过刻蚀将加速度传感器111区域(例如，悬浮桥结构区域)的衬底去除，以形成第一腔体(或绝缘空腔)115。
步骤270、如图7所示，提供第二晶圆120，其设置有预先加工的第二腔体121；将第一晶圆110和第二晶圆120进行键合。键合后第二晶圆120在第一晶圆110的正面的上方，第二腔体121与加速度传感器111相对且在所述第一腔体115的上方。
在一个实施例中，所述第二晶圆120可以是硅也可以是玻璃，其厚度可以为300～600微米；所述第二腔体121可以通过刻蚀或者喷砂方式形成，其深度可以为150～500微米，其尺寸可以为200～2000微米左右。在一个实施例中，将第一晶圆110和第二晶圆120进行键合时，将第一晶圆110和第二晶圆120对准，在第一腔体115和第二腔体121内冲入化学性质稳定的气体，通过为环氧密封，共金键合，玻璃键合等方式键合。
步骤280、如图8所示，将所述金属焊盘113引出至第一晶圆110的背面，并将引出的金属导线116在第一晶圆110的背面进行再分布。所述金属焊盘113引出至第一晶圆110的背面的方式为侧壁引线工艺或通孔工艺。在图8所示的实施例中，所述金属焊盘113引出至第一晶圆110的背面的方式为通孔工艺。
步骤290、如图8所示，在第一晶圆110的背面设置有焊球117。金属焊盘113和焊球117均可作为信号触点。
综上所述，本发明中的集成加速度传感器和磁传感器的封装结构及其封装方法，只需要在一张晶圆(即第一晶圆110)上完成加速度传感器111和磁传感器112及其信号处理电路114的加工，并且实现了磁传感器112与信号处理电路114的垂直集成，从而大大的降低了封装成本，减少了封装尺寸。
在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。
以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (11)

1.一种集成加速度传感器和磁传感器的封装结构，其特征在于，其包括：
第一晶圆，其正面侧设置有加速度传感器，磁传感器，金属焊盘，以及处理加速度传感器和磁传感器的传感信号的信号处理电路，第一晶圆上与所述加速度传感器相对位置处还设置有第一腔体；
第二晶圆，其与所述第一晶圆的正面相键合，第二晶圆上与所述加速度传感器相对位置处设置有第二腔体。
2.根据权利要求1所述的集成加速度传感器和磁传感器的封装结构，其特征在于，其还包括：金属导线，其与所述金属焊盘电性连接引出并再分布到所述第一晶圆的背面，
所述信号处理电路、所述加速度传感器和金属焊盘分布于所述第一晶圆的正面；
所述磁传感器位于所述信号处理电路上方。
3.根据权利要求2所述的集成加速度传感器和磁传感器的封装结构，其特征在于，
所述加速度传感器为热式加速度传感器，所述热式加速度传感器包括悬浮桥结构；
所述第二腔体的尺寸大于所述第一腔体的尺寸；
所述第二腔体的尺寸大于所述加速度传感器的尺寸。
4.根据权利要求2所述的集成加速度传感器和磁传感器的封装结构，其特征在于，
所述信号处理电路位于加速度传感器的外侧；
所述金属焊盘位于所述信号处理电路的外侧；
所述磁传感器和所述信号处理电路之间通过通孔或者重布线来连接。
5.根据权利要求3所述的集成加速度传感器和磁传感器的封装结构，其特征在于，
所述第一腔体和/或第二腔体内密封有化学性质稳定的气体。
6.根据权利要求1所述的集成加速度传感器和磁传感器的封装结构，其特征在于，
所述第二晶圆为硅或玻璃，所述第二晶圆的厚度为300-600微米；
所述第二腔体的深度为150-500微米，所述第二腔体的尺寸为200-2000微米。
7.一种集成加速度传感器和磁传感器的封装结构的封装方法，其特征在于，其包括：
提供第一晶圆，其正面设置有所述信号处理电路、所述加速度传感器和金属焊盘；
在所述信号处理电路的上方制作磁传感器；
通过刻蚀将加速度传感器区域的衬底去除，以形成第一腔体；
提供第二晶圆，其设置有第二腔体；
将第一晶圆和第二晶圆进行键合，键合后第二晶圆在第一晶圆的正面上方，且第二腔体在所述所述加速度传感器上方。
8.根据权利要求7所述的集成加速度传感器和磁传感器的封装结构的封装方法，其特征在于，其还包括：
在提供第一晶圆步骤之后且在所述信号处理电路的上方制作磁传感器步骤之前，还要在所述第一晶圆正面上形成第一保护层；
在通过刻蚀将加速度传感器区域的衬底去除步骤前，在制作有所述磁传感器的第一保护层上形成第二保护层；
在通过刻蚀将加速度传感器区域的衬底去除步骤前，将加速度传感器上方的第一保护层和第二保护层去除。
9.根据权利要求7所述的集成加速度传感器和磁传感器的封装结构的封装方法，其特征在于，其还包括：
将所述金属焊盘引出至键合后的第一晶圆的背面，并将引出的金属导线在背面进行再分布；
在所述第一晶圆的背面设置焊球。
10.根据权利要求7所述的集成加速度传感器和磁传感器的封装结构的封装方法，其特征在于，
所述第一晶圆与第二晶圆的键合方式为共晶键合，玻璃键合或环氧密封；
所述将金属焊盘引出至第一晶圆背面的方式为侧壁引线工艺或通孔工艺。
11.根据权利要求7所述的集成加速度传感器和磁传感器的封装结构的封装方法，其特征在于，
将第一晶圆和第二晶圆进行键合时，将第一晶圆和第二晶圆对准，在第一腔体和第二腔体内冲入化学性质稳定的气体。
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CN113998659B (zh) * 2021-11-26 2024-06-04 美新半导体（无锡）有限公司 集成加速度传感器和磁传感器的封装结构及其封装方法

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