CN111755328A - 半导体凹陷的形成方法 - Google Patents

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A·J·J·贾巴阿杰
B·J·克利
S·萨帕
A·潘戴
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Abstract

本申请涉及一种半导体凹陷的形成方法。描述了与在半导体结构中形成凹陷有关的方法、设备和系统。示例性方法包含使用高温酸和水稀释来蚀刻半导体结构。所述方法还包含使用室温酸和水以及表面改性化学品湿法蚀刻来蚀刻半导体结构。

Description

半导体凹陷的形成方法
技术领域
本公开一般涉及半导体装置和方法，更具体地涉及半导体凹陷的形成。
背景技术
通常将存储器装置提供作为计算机或其他电子装置中的内部半导体集成电路。存在多种不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)和快闪存储器等等。一些类型的存储器装置可以是非易失性存储器(例如，ReRAM)并且可以用于需要高存储器密度、高可靠性和低功耗的广泛的电子应用。易失性存储器单元(例如，DRAM单元)需要电力来保持其存储的数据状态(例如，经由刷新处理)，这与在没有电力的情况下保持其存储状态的非易失性存储器单元(例如，快闪存储器单元)相反。然而，各种易失性存储器单元(例如，DRAM单元)可以比各种非易失性存储器单元(例如，快闪存储器单元)更快地操作(例如，编程、读取、擦除等)。
发明内容
本公开提供一种方法，包含使用高温酸和水稀释蚀刻半导体结构，以及使用室温酸和水以及表面改性化学品湿法蚀刻来蚀刻半导体结构。
本公开提供一种方法，包含使用高温酸和水稀释来图案化半导体结构以去除电容器结构上的氮化物凸起，使用室温酸和水以及表面改性化学品稀释来图案化半导体结构，以及用还原剥离来图案化半导体结构以降低半导体结构电阻并去除表面改性化学品。
本公开提供一种方法，包含使用约2000份去离子水比约1份氢氟酸的高温稀释来蚀刻半导体结构，使用约300份去离子水比约1份氢氟酸和表面改性化学品的室温湿法蚀刻来蚀刻半导体结构，以及执行还原剥离以减小半导体结构电阻。
附图说明
图1A-D示出了根据本公开的多个示例的用于形成半导体凹陷的半导体制造序列的不同示例中的存储器装置的一部分的横截面图。
图2-4示出了根据本公开的多个示例的用于形成半导体凹陷的示例性方法的流程图。
图5是示出本公开的多个实施例的用于实施示例性半导体制造工艺的系统的功能框图
图6示出了包含至少一个存储器阵列的计算系统的功能框图，所述存储器阵列具有根据本公开的一或多个示例形成的结构。
图7示出了根据本公开的多个实施例的存储器装置的示例性半导体结构的一部分的横截面图。
具体实施方式
存储器装置上的各种类型的半导体结构(例如，包含易失性或非易失性存储器单元的半导体结构)可以包含可以形成于半导体材料中的直线形沟槽和/或圆形、正方形、椭圆形等形状的腔室，以在所述半导体材料上产生用于后续半导体处理步骤的开口。可以使用化学蒸汽沉积(CVD)、等离子体沉积等沉积各种材料，并使用光刻技术图案化，使用蒸汽、湿法蚀刻工艺和/或干法蚀刻工艺掺杂和蚀刻以在衬底上形成半导体结构。此类开口可以含有或与有助于存储器装置上的数据存取、存储和/或处理或各种支撑结构的各种材料相关联。例如，可以将电容器材料沉积到这些开口中以存储和存取数据。
为了增加存储器装置的单元的电容，可以通过使用各种光刻和干法蚀刻技术增加开口内的电容器材料列的高度来增加形成为列的电容器材料的表面积。还可以通过减小开口内的电容器材料列的宽度来增加电容器材料的表面积。然而，由于可能的间隙余量和较小的间距，增加电容器列的高度可以增加电容器支柱上的凸起或较宽突出特征部的风险，所述凸起或较宽突出特征部可以掩蔽电容器支柱内的其他材料且可以减少可以用于电容器材料的开口。
为了缓解这个问题，下面进一步描述使用湿法蚀刻来蚀刻凸起的方法。例如，在电容器支柱的硅层处可能产生凸起。包含酸和水的稀释的湿法蚀刻可以用于选择性地蚀刻硅电介质凸起，而不影响电容器支柱内的其他材料。电容器支柱可以包含硅、金属、氮化物和/或氧化物材料层。稀释可以是水和酸的高温组合。蚀刻可以导致更笔直的电容器支柱和在开口内增加的空间以沉积电容器材料。
本公开包含与形成半导体凹陷相关的方法、设备和系统。本文所述方法的示例包含使用高温酸和水稀释来蚀刻半导体结构。所述示例性方法还包含使用要用到酸和水以及基于硅烷的表面改性化学品的室温工艺来蚀刻半导体结构，以选择性地蚀刻硅电介质凸起，而不影响电容器支柱内的其他材料。
在本公开的以下详细描述中，参考形成本公开的一部分的附图，并且在附图中以说明的方式展示了如何实践本公开的一或多个示例。充分详细地描述这些示例，以便所属领域的技术人员能够实践本公开的示例，且应了解，可以利用其他示例且可以在不脱离本公开的范围的情况下进行过程、电气和/或结构改变。如在本文所使用的，“多个”某物可以指一或多个这样的事物。例如，多个电容器可以指至少一个电容器。
本文的附图遵循编号惯例，其中第一个数字或多个数字对应于附图的附图编号，而其余数字标识附图中的元件或部件。可以通过使用类似的数字来标识不同附图之间的类似元件或部件。例如，附图标记118可以参考图1B中的元件“18”，并且类似或相同的元件可以参考图1C中的118。在一些情况下，可以用相同的元件编号(例如，101-1、101-2)按顺序引用相同附图或不同附图中的多个类似但在功能上和/或结构上可以区分的元件或部件。
图1A示出了根据本公开的多个示例的用于形成半导体凹陷的半导体制造序列的另一示例中的示例性存储器装置的一部分的横截面图100-1。示例性存储器装置100-1可以包含多个电容器支柱101-1、101-2(下文统称为电容器支柱101)，它们中的每一者可以由第一硅基材料118(展示为已形成于下伏衬底材料120中)、金属材料116和/或第二硅基材料114组成。衬底材料120可以由可以在其上制造存储器装置材料的各种未掺杂或掺杂介电材料形成。除了其他可能性之外，衬底材料120的示例可以包含硅基氧化物。
在多个示例中，第一硅基材料118可以是氧化硅(SiO2)材料。在一些示例中，除了其他可能性之外，第一硅基材料118可以由多晶硅(polysilicon)形成。第一硅基材料118也可以由半导体材料形成。可以最初通过穿过光刻图案进行干法蚀刻在下伏衬底材料120内形成(例如，沉积)第一硅基材料118。例如，可以从下伏衬底材料120的底部形成到下伏衬底材料120上方50-60nm的高度的第一硅基材料118。在一些示例中，第一硅基材料118可以是与衬底材料120不同的硅基材料。在其他示例中，第一硅基材料118可以是硅基材料层的组合(作为示例，两层硅基材料、三层硅基材料等)。
如图所示，金属材料116可以形成(例如，沉积)在第一硅基材料118的与下伏衬底材料120相对的表面上。例如，可以在第一硅基材料118的顶部上形成到下伏衬底材料120上方大约24-30nm的特定高度的金属材料116，或者穿过光刻图案进行干法蚀刻以在材料118的顶部上形成金属材料116。在一个示例中，金属材料116可以由钨(W)形成。在另一示例中，除了其他可能性之外，金属材料116可以由其他过渡金属，诸如铼(Re)、锇(Os)、铱(Ir)、铂(Pt)、钛(Ti)、锆(Zr)、铬(Cr)、钌(Ru)和钯(Pd)形成。金属材料116可以被氧化。
类似于第一硅基材料118，硅基材料114可以形成在金属材料116的与第一硅基材料118相对的表面上。换句话说，可以在金属材料116的上表面上形成(例如，沉积)第二硅基材料114。在一个示例中，第二硅基材料114可以掺杂氮化物以形成硅酸盐氮化物(SiNx)材料。在另一示例中，第二硅基材料114可以掺杂氧化物和氮化物以在氧氮化物(SiON)材料中形成硅。在多个示例中，第二硅基材料114可以由介电材料形成。
干法蚀刻工艺可以用于穿过第二硅基材料114、金属材料116和/或第一硅基材料118的部分进行蚀刻，以在先前列出的材料内形成开口103(如在多个柱101-1和101-2之间所示，以下统称为多个柱101)。如图所示，多个柱101中的每一个可以包含形成在下伏衬底材料120、金属材料116和第二硅基材料114中的第一硅基材料118。开口103可以用作电容器材料的列。开口103可以从第二硅基材料114的表面的顶部延伸到下伏衬底材料120的表面。
在至少一个示例中，多个柱101-1与101-2之间的开口103的宽度或直径可以在约200-600埃(或20到60nm)的范围内，且开口103的高度可以在约200-600埃(或20到60nm)、约8,000-15,000埃(800-1,500nm)的范围内，且当蚀刻继续进行通过第二硅基材料114且接近衬底材料120时，可以导致高度与宽度的纵横比(AR)在约25:1到约50:1的范围内。随着多个柱101的高度增加，可能发生多个柱101的弯曲和/或倾斜。
用于形成多个柱101的干法蚀刻工艺穿过第一硅基材料118、金属材料116和第二硅基材料114。通过不同材料的干法蚀刻可以导致第二硅基材料114中的凸起。凸起115可以是形成在第二硅基材料114上的较宽突出特征部。在一个示例中，凸起115可以在一个柱(101-1或101-2)上，但不在另一个柱(分别为101-2或101-1)上。凸起115可以掩蔽多个柱101内的其他材料的特征。凸起115可以突出到开口103中，减小了电容器材料的空间和/或体积。
图1B示出了根据本公开的多个示例的用于形成半导体凹陷的半导体制造序列的示例中的示例性存储器装置的一部分的横截面图100-2。图1B示出了在完成结合图1A所述的示例性制造序列之后的特定阶段的示例性存储器装置的部分的结构。
可以使用湿法蚀刻工艺序列来去除多个柱101上的凸起(例如，如图1A所示的凸起115)。湿法蚀刻工艺序列可以通过去除凸起而形成凹陷。也就是说，凸起115的凹陷可以在开口(诸如图1A所示的开口103)中提供更宽、更均匀的开口空间。凸起115的凹陷可以导致增加空间以沉积电容器材料。湿法蚀刻工艺序列可以包含使用高温酸和水稀释来蚀刻半导体结构，然后使用室温酸和水湿法蚀刻以及基于硅烷的表面改性化学品来蚀刻半导体结构。表面改性化学品可以由六甲基二硅氮烷(HMDS)组成。
如上所述，可以有两组蚀刻：高温下的湿法/蒸汽蚀刻和使用基于硅烷的表面改性化学品HMDS处理的室温下的湿法/蒸汽蚀刻。湿法蚀刻可以通过将材料浸入与选定膜反应以形成可溶性副产物的化学溶液中来移除材料。蒸汽蚀刻可以使用气相中的反应性气态分子来溶解材料。它可以利用蒸汽代替液体蚀刻剂来去除材料。
湿法蚀刻序列可以导致用于电容器材料的更笔直的开口和增加的空间。高温蚀刻工艺可以选择性地以多个柱101(由单个电容器支柱101表示)的硅基材料层114为目标，其中已经形成凸起而没有以金属材料116或其他硅基材料118为目标。第一湿法蚀刻稀释可以使用高温稀释来蚀刻硅基材料114。第二湿法蚀刻可以是使多个柱101疏水的室温湿法蚀刻。
图1C示出了根据本公开的多个示例的用于形成半导体凹陷的半导体制造序列的示例中的示例性存储器装置的一部分的横截面图100-3。图1C示出了在完成结合图1A和1B描述的示例性制造序列之后的特定阶段处示例性存储器装置的部分的结构。
在形成如结合图1B所述的凹陷之后，可以在第一硅基材料118、金属材料116和第二硅基材料114上形成氮化物材料112。氮化物材料112可以是间隔氮化物。氮化物材料112可以用于在后续处理序列期间保护氮化物材料112下方的材料(第一硅基材料118、金属材料116和第二硅基材料114)。可以针对介电或电阻特性来选择氮化物材料112。例如，一或多种电介质和/或电阻器氮化物可以选自氮化硼(BN)、氮化硅(SiNx、Si3N4)、氮化铝(AlN)、氮化镓(GN)、氮化钽(TaN、Ta2N)、氮化钛(TiN、Ti2N)和氮化钨(WN、W2N、WN2)，以及除了其他可能性之外，用于形成氮化物材料112。氮化物材料可以由与第一硅基材料118相同的材料形成。氮化物材料可以由与第二硅基材料114相同的材料形成
氮化物材料112可以形成于蚀刻的多个柱101上方。氮化物材料112可以形成于材料柱101上方。氮化物材料112可以采取下面的多个柱101的形状。也就是说，经蚀刻的多个柱101具有氮化物材料112可以呈现的直线轮廓。
图1D示出了根据本公开的多个示例的用于形成半导体凹陷的半导体制造序列的示例中的示例性存储器装置的一部分的横截面图100-4。图1D示出了在完成结合图1A、1B和1C描述的示例性制造序列之后的特定阶段处的示例性存储器装置的部分的结构。
多个柱101的更笔直的轮廓可以改善随后的干法蚀刻余量。在凸起仍然完好的情况下，干法蚀刻可能不能接近氮化物材料112的顶部的拐角，其中多个柱101可以连接到衬底材料120的顶部。去除凸起可以增加干法蚀刻余量并提供更笔直的柱状轮廓。干法蚀刻121可以接近先前不可以接近的多个柱101的区域，诸如氮化物材料112的整个顶部。
图2示出了根据本公开的多个示例的用于形成半导体凹陷的示例性方法222的流程图。方法222是产生图1B中的所得柱的蚀刻工艺的详细解释。也就是说，在半导体结构中形成凹陷的方法222通过从多个柱(例如，柱101)移除凸起而详述凹陷的形成。
在框224处，方法222可以包含使用高温酸和水稀释来蚀刻半导体结构。高温稀释可以包括约2000份水比约1份酸(2000:1)的比率。酸可以是氢氟酸。水可以是去离子水。稀释可以具有60至75摄氏度范围内的升高的温度。可以在湿法蚀刻工艺期间使用高温稀释。高温稀释可以用于选择性地蚀刻硅凸起而不影响电容器支柱内的其他材料。也就是说，高温稀释可以蚀刻下面的覆盖氮化物材料和硅基材料，而不影响电容器支柱内的其他硅基或金属材料。
在框226处，方法222可以包含使用酸和水以及表面改性化学品的室温湿法蚀刻来蚀刻半导体结构。也就是说，室温湿法蚀刻可以由酸、水和表面改性化学品组成。室温湿法蚀刻可以包括约300份水比约1份酸(300:1)的比率。酸可以是氢氟酸。水可以是去离子水。室温可以为20至25摄氏度。室温湿法蚀刻可以是湿法蚀刻序列内的第二步骤，并且可以在高温蚀刻之后发生。框226可以在框224之后发生。也就是说，在已施加高温稀释之后，可以对多个柱施加室温湿法蚀刻。室温湿法蚀刻可以包含表面改性化学品。表面改性化学品可以防止半导体结构在蚀刻工艺期间翻倒，并且可以使半导体结构的表面疏水。也就是说，在室温湿法蚀刻之后，电容器支柱内的材料可以是疏水的。
图3是根据本公开的多个示例的用于形成半导体凹陷的示例性方法370的流程图。除非明确说明，否则本文所述的方法的元件不限于特定次序或顺序。另外，本文所述的多种方法实施例或其元件可以在相同或大体上相同的时间点执行。
在框328处，方法370可以包含使用高温酸和水稀释来图案化半导体结构，以使电容器结构上的氮化物凸起变平滑。也就是说，可以使用高温酸和水稀释来形成电容器支柱上的氮化物凸起的图案。高温稀释可以蚀刻下面的覆盖氮化物材料和硅基材料，而不影响电容器支柱内的其他硅基或金属材料。也就是说，高温稀释可以用于选择性地蚀刻硅凸起，而不影响电容器支柱内的其他材料。
在框330处，方法370可以包含使用室温酸和水以及表面改性化学品稀释来图案化半导体结构。室温湿法蚀刻可以用于在以高温稀释图案化半导体结构之后图案化半导体结构。也就是说，可以使用高温稀释来蚀刻电容器支柱，且随后使用室温湿法蚀刻来蚀刻电容器支柱。室温湿法蚀刻可以用于使半导体结构的表面疏水。也就是说，在室温湿法蚀刻之后，电容器支柱内的材料可以是疏水的。
在框332处，方法370可以包含使用还原剥离来图案化半导体结构以降低半导体结构电阻并去除表面改性化学品。结合框332提及的室温湿法蚀刻可以使电容器支柱疏水。还原剥离可以用于在湿法蚀刻工序结束之后去除表面改性化学品。方法370的框332处的步骤可以在方法370的框330处的步骤之后发生。也就是说，可以在已施加室温蚀刻之后将还原剥离施加到电容器支柱。表面改性化学品可以用于防止半导体结构在湿法蚀刻序列期间翻倒并使半导体结构的表面疏水。还原剥离可以用于去除表面改性化学品的疏水效应。还可以使用还原剥离降低半导体电阻并将氧化金属还原为元件金属。在一个示例中，还原剥离可以由氧气和氢气(O2/H2)形成。在另一示例中，还原剥离可以由氧气和氨气(O2/NH3)形成。在一些示例中，还原剥离可以由纯氢(H2)形成。
图4示出了根据本公开的多个示例的用于形成半导体凹陷的示例性方法450的流程图。除非明确说明，否则本文所述的方法的元件不限于特定次序或顺序。另外，本文所述的多种方法实施例或其元件可以在相同或大体上相同的时间点执行。
在框434处，方法450可以包含使用约2000份去离子水比约1份氢氟酸的高温稀释来蚀刻半导体结构。稀释可以具有60至75摄氏度范围内的升高的温度。高温稀释可以用作湿法蚀刻。高温稀释可以用于选择性地蚀刻硅凸起而不影响电容器支柱内的其他材料。也就是说，高温稀释可以蚀刻下面的覆盖氮化物材料和硅基材料，而不影响电容器支柱内的其他硅基或金属材料。
在框436处，方法450可以包含使用约300份去离子水比约1份氢氟酸和表面改性化学品的室温湿法蚀刻来蚀刻半导体结构。也就是说，室温湿法蚀刻可以由氢氟酸、去离子水和表面改性化学品组成。蚀刻可以使用20至25摄氏度范围内的室温。室温湿法蚀刻可以包含表面改性化学品。表面改性化学品可以防止半导体结构在蚀刻工艺期间翻倒并使半导体结构的表面疏水。
在框438处，方法450可以包含使用还原剥离减小半导体结构电阻。框436的室温湿法蚀刻可以使电容器支柱疏水。还原剥离可以用于在蚀刻工艺结束之后去除表面改性化学品。也就是说，还原剥离可以用于去除表面改性化学品的疏水效应。还可以使用还原剥离降低半导体电阻并将氧化的金属材料还原为单质金属材料。可以通过用于形成多个柱的干法蚀刻工艺来氧化金属材料。
图5是用于实施根据本公开的多个实施例的示例性半导体制造工艺的系统560的功能框图。系统560可以包含处理设备561。处理设备561可以被配置为能够形成半导体凹陷。
处理设备561可以包含半导体处理室562，以封闭被配置为形成半导体凹陷的部件。室562还可以封闭载体563以保持一批半导体晶片564(例如，衬底材料120)。处理设备561可以包含和/或与包含例如泵565单元和吹扫566单元的工具相关联，所述泵565单元和吹扫566单元被配置为引入和移除还原剂。处理设备561还可以包含温度控制单元567，其被配置成将室562维持在如本文所述的适当温度。
系统560还可以包含控制器568。控制器568可以包含用于实施例如半导体凹陷的形成的电路和/或编程，或者与用于实施例如半导体凹陷的形成的电路和/或编程相关联。控制器568对这种沉积和清洗操作的调整可以控制本文所述的材料(第一硅基材料、金属、第二硅基材料)的厚度。
在多个实施例中，控制器568可以被配置成使用硬件作为控制电路。例如，这种控制电路可以是具有逻辑的专用集成电路(ASIC)，用于通过相关的沉积和清洗工艺来控制制造步骤，以形成半导体凹陷。
图6是包含至少一个存储器阵列的计算系统680的功能框图，所述存储器阵列具有根据本公开的一或多个示例形成的结构。系统644可以是例如固态驱动器(SSD)。
在图6所示的示例中，系统644包含存储器接口646、多个存储器装置640-1……640-N，以及可以选择地耦合到存储器接口646和存储器装置640-1……640-N的控制器648。存储器接口646可以用于在系统644与另一装置(诸如主机642)之间传送信息。主机642可以包含处理器(未示出)。如在本文所使用的，“处理器”可以是多个处理器，诸如并行处理系统、多个协处理器等。示例性主机可以包含膝上型计算机、个人计算机、数码相机、数字记录装置和回放装置、移动电话、PDA、存储卡读取器、接口集线器等，或在其中实施。这种主机602可以与使用例如处理在半导体装置和/或SSD上执行的制造操作相关联。
在多个示例中，主机642可以与主机接口643相关联(例如，包含或耦合到主机接口643)。主机接口643可以允许输入经缩放的偏好(例如，以数字和/或结构上定义的梯度)来定义例如将由处理设备实施的存储器装置的最终结构或中间结构(例如，如640处所示)和/或形成于其上的存储器单元阵列(例如，如654处所示)的临界尺寸(CD)。可以经由主机642存储的多个偏好的输入、来自另一存储系统(未图示)的偏好的输入和/或用户(例如，人类操作员)的偏好的输入而将经缩放的偏好设置在主机接口643。
存储器接口646可以是标准化物理接口的形式。例如，当系统644用于计算系统680中的信息(例如，数据)存储时，除了其他物理连接器和/或接口之外，存储器接口646可以是串行高级技术附件(SATA)接口、外围部件互连快速(PCIe)接口或通用串行总线(USB)接口。然而，一般来说，存储器接口606可以提供用于在系统644的控制器648与主机642之间(例如，经由主机接口643)传递控制、地址、信息、经缩放的偏好和/或其他信号的接口。
控制器648可以包含例如固件和/或控制电路(例如硬件)。控制器648可以操作地耦合到和/或包含在与一或多个存储器装置640-1……640-N相同的物理装置(例如，裸片)上。例如，控制器648可以是或可以包含ASIC作为可以操作地耦合到包含存储器接口646和存储器装置640-1……640-N的电路(例如，印刷电路板)的硬件。或者，控制器648可以包含在通信耦合到包含一或多个存储器装置640-1……640-N的物理装置(例如，裸片)的单独物理装置上。
控制器648可以与存储器装置640-1……640-N通信，以引导操作以读出(例如，读取)、编程(例如，写入)和/或擦除信息，以及用于管理存储器单元的其他功能和/或操作。控制器648可以具有可以包含多个集成电路和/或分立部件的电路。在多个示例中，控制器648中的电路可以包含用于控制跨越存储器装置640-1……640-N的存取的控制电路和/或用于在主机642和系统644之间提供转换层的电路。
例如，存储器装置640-1……640-N可以包含多个存储器阵列654(例如，易失性和/或非易失性存储器单元的阵列)。例如，存储器装置640-1……640-N可以包含存储器单元阵列，诸如被构造成包含结合图1A-1D所描述的结构的示例性存储器装置670的一部分。如将理解的是，存储器装置640-1……640-N的存储器阵列654中的存储器单元和/或如776处所示，可以处于RAM架构(例如，DRAM、SRAM、SDRAM、FeRAM、MRAM、ReRAM等)、快闪架构(例如，NAND、NOR等)、三维(3D)RAM和/或快闪存储器单元架构，或包含柱和邻近沟槽的某一其他存储器阵列架构中。
存储器装置640、776可以形成在同一裸片上。存储器装置(例如，存储器装置640-1)可以包含形成于裸片上的一或多个存储器单元阵列654。存储器装置可以包含与形成于裸片或其部分上的一或多个阵列654相关联的读出电路555和控制电路641。读出电路655可以用于确定(读出)存储在阵列654的行中的特定存储器单元处的特定数据值(例如，0或1)。除了响应于来自主机642和/或主机接口643的命令而引导数据值的存储、擦除等之外，控制电路641可以用于引导读出电路655来读出特定数据值。可以经由存储器接口646直接将命令发送到控制电路641或经由控制器648将命令发送到控制电路641。
图6中所示出的示例可以包含未示出的另外的电路，以免混淆本公开的示例。例如，存储器装置640、776可以包含地址电路，以锁存通过I/O电路在I/O连接器上提供的地址信号。地址信号可以由行解码器和列解码器接收和解码以访问存储器阵列654。将理解的是，地址输入连接器的数目可以取决于存储器装置640、776和/或存储器阵列654的密度和/或架构。
图7示出了存储器装置776的半导体结构的示例的一部分的横截面图，所述存储器装置776包含根据本公开的多个实施例形成的结构。图7中所示出的存储器装置776的部分以示例的方式而非限制的方式展示为包含DRAM存储器单元架构。另一RAM、快闪(例如，NAND或NOR)和/或3D存储器单元架构还可以包含柱和邻近沟槽。实施例不限于此。尽管DRAM晶体管790和电容器792被示出为以横向配置布置，但是实施例可以包含以横向、垂直或任何其他配置布置的晶体管790和电容器692。
图7中所示的存储器装置776的部分可以表示1T1C(一个晶体管一个电容器)配置中的两个DRAM存储器单元或2T2C配置中的一个DRAM存储器单元。DRAM存储器单元可以利用在沟槽796中形成的各电容器792来存储对应于数据值的特定电荷。如图7所示形成沟槽796可以导致在沟槽796的每一侧上由蚀刻材料形成柱788。柱788可以形成(例如，制造)为沉积在衬底材料798上的掺杂或未掺杂半导体材料层。可以蚀刻半导体材料以形成柱788和沟槽796。在一些实施例中，开口(例如，圆形、正方形、长方形等开口，而不是直线沟槽)可以蚀刻到半导体材料中，且电容器材料可以沉积在开口中，尽管此配置不影响用于邻近本文所述沟槽的柱的钝化材料的概念。
此外，本公开的实施例不限于在用于数据存储的沟槽中形成电容器，也不限于包含电容器材料的沟槽。例如，除了其他功能和/或操作之外，各种类型的存储器装置可以包含侧壁结构(例如，柱)之间的沟槽，其中可以定位各种材料以有助于数据存取、存储和/或处理，或其中可以形成各种材料以用于导电和/或隔离(例如，导体、电阻器和/或介电材料)。
在多个实施例中，可以将沟槽796蚀刻到柱材料中的特定深度。可以将沟槽796蚀刻到柱788的材料中接近衬底材料798的深度，如图7所示。或者，可以将沟槽796蚀刻到柱788的材料中到达衬底材料798的顶部或蚀刻到衬底材料798中。沟槽796接近衬底材料798的顶部处的深度和/或接近衬底材料798的深度在本文中被称为在沟槽的底部区域中。
如本文所述，进一步使沟槽深入(例如，蚀刻)到根据图1-5中所述的实施例形成的柱材料或衬底材料中可以增加沟槽边界的表面积。在一个示例中，增加沟槽边界的表面积可以增加形成于沟槽796中的电容器792的电容(例如，通过增加电容器的体积和/或表面积)。在此示例中，可以用介电材料794加衬沟槽796，且可以在沟槽796内和介电材料794上形成(例如，沉积)电容器材料，以使电容器792形成特定(例如，目标)深度。
柱材料的每个柱788可以延伸到衬底材料798上方的特定高度。这样，每个支柱788在特定高度处具有顶面。可以在邻近沟槽796的柱788的顶表面上或与其相关联地形成多种结构材料。例如，可以形成特定材料782以有助于数据存取、存储和/或处理(例如，导体、电阻器和/或介电材料)。这种材料782可以形成在邻近沟槽796的柱788的顶表面上。可以形成掩模材料711以保护邻近沟槽796的下伏材料782和/或柱788的顶表面免受使用存储器装置776时遇到的后续处理和/或磨损。可以在邻近沟槽796的柱788的顶表面上或与其相关联地形成(例如，以图6中所示的DRAM配置)其他结构材料。除了其他可能的结构材料之外，其他结构材料可以包含晶体管790、存取线786和/或读出线778和/或读出线触点779。读出线触点和半导体材料之间的接触区域可以是读出线触点的有源区781。有源区781还可以与多个存取线786相关联。刚刚描述为形成于邻近沟槽796的柱788的顶表面上和/或与邻近沟槽796的柱788的顶表面相关联的结构材料在本文中称为位于柱788和/或沟槽796的顶部区域中。
在本公开的以上详细描述中，参考形成本公开的一部分的附图，并且在附图中以说明的方式示出了如何实践本公开的一或多个示例。充分详细地描述这些示例，以便所属领域的技术人员能够实践本公开的示例，且应了解，可以利用其他示例且可以在不脱离本公开的范围的情况下进行过程、电气和/或结构改变。
应当理解，本文使用的术语仅用于描述特定实施例的目的，而不旨在限制。如本文所用，单数形式“一”、“一个”和“所述”包含单数和复数指代物，除非上下文另有明确说明。同样，“多个”、“至少一个”和“一或多个”(例如，多个存储器阵列可以指一或多个存储器阵列)，而“多个”旨在指多于一个这样的事物。此外，词语“可以(can)”和“可以(may)”在整个本申请中以许可意义(即，具有潜力、能够)，而不是强制意义(即，必须)使用。术语“包含”及其派生词是指“包含但不限于”。术语“耦合(coupled)”和“耦合(coupling)”意味着物理上直接或间接连接，并且除非另有说明，否则可以包含无线连接，用于存取和/或移动(传输)指令(例如，控制信号、地址信号等)和数据，以适合于上下文。
尽管本文已说明和描述了示例性的示例，除了与半导体凹部的形成相关的其他材料和/或组件的各种组合和配置之外，还包含半导体材料、下伏材料、结构材料、介电材料、电容器材料、衬底材料、硅基材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、开口和/或沟槽的侧壁。本公开的示例不限于在此明确列举的那些组合。与本文所公开的那些相比，半导体材料、下伏材料、结构材料、介电材料、电容器材料、衬底材料、硅酸盐材料、氮化物材料、缓冲材料、蚀刻化学物质、蚀刻工艺、溶剂、存储器装置、存储器单元、与形成半导体凹部相关的开口和/或沟槽的侧壁(不同于本文所揭示者)的其他组合和配置明确包含在本公开的范围内。
尽管本文已经说明和描述了特定的示例，但是本领域的普通技术人员将理解，可以用被计算以获得相同结果的布置来代替所示的特定示例。本公开旨在涵盖本公开的一或多个示例的修改或变化。应当理解，以上描述是以说明性的方式而不是限制性的方式进行的。通过阅读以上描述，以上示例的组合以及本文中未具体描述的其他示例对于本领域技术人员将是清楚明白的。本公开的一或多个示例的范围包含其中使用上述结构和工艺的其他应用。因此，本公开的一或多个示例的范围应当参考所附权利要求以及这些权利要求所授权的等效物的全部范围来确定。
在前面的具体实施方式中，为了简化本公开，在单个示例中将一些特征分组在一起。本公开的方法不应被解释为反映本公开的所公开的示例必须使用比每个权利要求中明确记载的特征更多的特征的意图。相反，如以下权利要求所反映的，发明主题在于少于单个所公开的示例的所有特征。因此，所附权利要求书在此并入具体实施方式中，其中每一权利要求独立地作为单独示例。

Claims (20)

1.一种方法，包括：
使用高温酸和水稀释来蚀刻半导体结构(224)；以及
使用室温酸和水以及表面改性化学品湿法蚀刻来蚀刻所述半导体结构(226)。
2.根据权利要求1所述的方法，还包括在所述高温酸和水稀释中使用氢氟酸来蚀刻所述半导体结构(328)。
3.根据权利要求1所述的方法，还包括在所述高温酸和水稀释中使用约2000份水比约1份酸的比率来蚀刻所述半导体结构(434)。
4.根据权利要求1所述的方法，还包括在所述室温酸和水湿法蚀刻中使用约300份水比约1份酸的比率来蚀刻所述半导体结构(436)。
5.根据权利要求1所述的方法，还包括在所述高温稀释和所述室温酸和水中使用去离子水(434)。
6.根据权利要求1所述的方法，其中使用所述室温酸和水以及表面改性化学品湿法蚀刻会使所述半导体结构的表面疏水(436)。
7.一种方法，包括：
使用高温酸和水稀释来图案化半导体结构以去除电容器结构(101)上的氮化物凸起(115)(328)；
使用室温酸和水以及表面改性化学品稀释来图案化所述半导体结构(330)；以及
用还原剥离来图案化所述半导体结构以降低半导体结构电阻并去除所述表面改性化学品(332)。
8.根据权利要求7所述的方法，还包括使所述高温稀释的温度在60摄氏度至75摄氏度的范围内(328)。
9.根据权利要求7所述的方法，还包括使所述室温的温度在20摄氏度至25摄氏度的范围内(330)。
10.根据权利要求7所述的方法，还包括使用所述高温稀释和室温蚀刻作为湿法蚀刻(328)。
11.根据权利要求7所述的方法，还包括在完成所述高温稀释之后开始所述室温(330)。
12.根据权利要求7所述的方法，还包括将所述半导体结构成形为具有增大的面积的直线轮廓以沉积电容器材料(328)。
13.一种方法，包括：
使用约2000份去离子水比约1份氢氟酸的高温稀释来蚀刻半导体结构(434)；
使用以下来蚀刻所述半导体结构：
约300份去离子水比约1份氢氟酸(436)以及表面改性化学品(436)的室温湿法蚀刻；以及
执行还原剥离以减小半导体结构电阻(438)。
14.根据权利要求13所述的方法，其中蚀刻所述半导体结构包括蚀刻具有硅层(114、118)和金属层(116)的高纵横比半导体结构(436)。
15.根据权利要求14所述的方法，还包括在所述蚀刻的硅(114、118)和金属层(116)上方形成所述氮化物层(112)(436)。
16.根据权利要求14所述的方法，其中蚀刻所述半导体结构包括蚀刻具有第一硅层(118)作为半导体的所述高纵横比半导体结构(436)。
17.根据权利要求14所述的方法，还包括蚀刻具有钨作为所述金属层(116)的所述半导体结构(436)。
18.根据权利要求14所述的方法，其中蚀刻所述半导体结构包括蚀刻具有第二硅层(114)作为电介质的所述高纵横比半导体结构(436)。
19.根据权利要求14所述的方法，还包括使用所述高温稀释来选择性地蚀刻所述硅层(434)。
20.根据权利要求13所述的方法，还包括执行还原剥离，其中所述还原剥离包括氧气和氢气(O2/H2)(438)。
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