CN111752784B - 一种串行高速接口dil测试平台及测试方法 - Google Patents

Abstract

本发明公开了一种串行高速接口DIL测试平台及测试方法，测试平台包括上位机、直流稳压源、交换芯片承载电路板和终端节点电路板；所述上位机具有仿真器，上位机分别与交换芯片承载电路板、终端节点电路板通过串行高速接口连接，形成总线数据传输系统，所述直流稳压源分别为交换芯片承载电路板和终端节点电路板供电；所述交换芯片承载电路板与至少一个终端节点电路板通过交换器‑终端节点连接线连接；多个终端节点电路板之间通过终端节点‑终端节点连接线连接。该测试平台能够兼容交换芯片和终端节点两种不同类型的被测试对象；交换芯片进行响应事务测试，终端节点进行发起事务和响应事务测试，从而实现串行高速接口DIL测试的全覆盖性。

Description

一种串行高速接口DIL测试平台及测试方法

技术领域

本发明涉及串行高速接口测试研究技术领域，具体为一种串行高速接口DIL测试平台及测试方法。

背景技术

在嵌入式系统中，相对于处理器内核性能的快速增长，系统内部互连总线增长速度较慢，已经成为制约嵌入式系统性能的关键因素。串行高速接口是面向嵌入式系统开发的一种高性能、高可靠、基于包交换的新一代高速互联技术，具有软件开销小、硬件自纠错、支持网络拓扑结构和点对点传输方式、打包效率高和低引脚数等优点；应用方式包括面向串行背板、多处理器、存储器、网络设备和相关串行数据平面间的连接，为一种实现高性能嵌入式系统间互连通信的有效技术手段，已在航空、航天、电信、通讯等领域中获得了广泛应用。

在串行高速接口产品的研制过程中，如何对集成的串行高速接口进行有效、完整、可靠的测试验证是评估产品质量的一个重要环节。对于串行高速接口的测试，在保证物理层电气信号完整性的基础上，进行协议层测试；协议层测试分为设备互操作级(DeviceInteroperability Level,DIL)、协议符合级(Specification Compliance Level,SCL)和认证级(Certificate Level,CL)三个级别。

串行高速接口终端节点芯片和交换芯片的电路级别测试中，关注重点为SCL和CL两个级别测试；在串行高速接口板级产品应用领域中，则重点关注DIL测试，用户根据应用场景对终端节点芯片和交换芯片的板级产品进行DIL测试，以验证板级产品的应用符合性。交换芯片在高速串行数据传输系统中执行向终端节点传递包和从终端节点接收包功能，只响应事务；目前常用的交换芯片为：TSI568、TSI578、CPS1616和CPS1848等。而终端节点在高速数据传输中既可发起事务也可响应事务；目前广泛应用的DSP、PowerPC和FPGA等不同类型的集成电路都带有串行高速接口。如何构建串行高速接口的DIL测试平台，完成交换芯片和终端节点板级产品的DIL测试，是串行高速接口的应用领域中最值得研究的问题之一。

发明内容

根据目前串行高速接口的应用，结合DIL测试的需求，本发明提供一种串行高速接口DIL测试平台及测试方法，该测试平台能够兼容交换芯片和终端节点两种不同类型的被测试对象；交换芯片进行响应事务测试，终端节点进行发起事务和响应事务测试，从而实现串行高速接口DIL测试的全覆盖性。

为实现上述目的，本发明采用以下技术手段：

一种串行高速接口DIL测试平台，包括上位机、直流稳压源、交换芯片承载电路板和不同类型的多个终端节点电路板；所述上位机通过仿真器分别与交换芯片承载电路板、终端节点电路板的JTAG口连接，对交换电路和终端节点进行功能配置；所述直流稳压源分别为交换芯片承载电路板和终端节点电路板供电；

所述交换芯片承载电路板与任一终端节点电路板通过交换器-终端节点连接线连接；

多个终端节点电路板之间通过终端节点-终端节点连接线连接。

作为本发明的进一步改进，所述终端节点电路板包括FPGA型终端节点电路板、DSP型终端节点电路板和MCU型终端节点电路板。

作为本发明的进一步改进，所述交换器-终端节点连接线和终端节点-终端节点连接线均为高速线缆；所述高速线缆满足100Ω差分特征阻抗高速信号传输通道；

所述高速线缆为双轴带状线缆，两端为TTR插头；或，

所述高速线缆为双轴线缆，两端为RPS8插头。

作为本发明的进一步改进，所述交换芯片承载电路板包括：

二次电源管理电路，用于将直流稳压源供给的直流电压降压转换为交换芯片承载电路板上所有电路器件所需的工作电压；

配置加载电路，用于对交换芯片电路在复位后进行初始化操作；

单片机，作为微控制器；

时钟源，用于为单片机提供时钟输入信号；

时钟生成器，用于将时钟源的低频时钟信号转化生成为交换芯片电路需要的差分时钟信号；

交换芯片电路，交换芯片电路为待测试对象或标准测试硬件；交换芯片电路与二次电源管理电路连接；

及多个接口插座，接口插座一端与交换芯片电路电连接，另一端用于和交换器-终端节点连接线匹配连接。

作为本发明的进一步改进，所述交换芯片电路为待测试对象时，采用配套缩紧测试夹具进行待测交换芯片电路的装载；当交换芯片电路作为标准测试硬件时，交换芯片电路采用落焊方式装载。

作为本发明的进一步改进，所述二次电源管理电路为三通道主从跟随方式输出，两个通道并联为主输出，另外两个通道各自独立为从输出，从输出的电压跟随主输出的电压；所述二次电源管理电路通过输出端负载变化实现输出电压在0.6V-5.5V范围内调节。

作为本发明的进一步改进，所述主输出通道FB引脚短接与地之间跨接6.65KΩ电阻；一从输出通道FB引脚与地之间跨接30.1KΩ电阻；另一从输出通道FB引脚与地之间跨接60.4KΩ电阻。

作为本发明的进一步改进，所述主输出通道TRACK引脚短接，并与地间接入0.1μF电容控制主输出3.3V在上电爬升时间；3.3V主输出端与地间接入两组相同的串联电阻，每组为两只阻值60.4KΩ电阻，一从输出通道1.8V从输出端和另一从输出通道1.2V从输出端的TRACK引脚分别与两组串联电阻的中位点连接。

作为本发明的进一步改进，所述终端节点电路板包括：

二次电源电路，用于终端节点电路板上电路器件用电；

终端节点时钟源，用于提供时钟信号；

Flash存储器，用于终端节点程序的固化；

SDRAM，用于从终端节点对于主终端节点发起的事务进行响应测试；

串行终端节点电路，与二次电源电路、终端节点时钟源、Flash存储器和SDRAM均通讯连接；

及多个终端节点串行高速接口插座，一端与串行终端节点电路电连接，另一端用于和交换器-终端节点连接线匹配连接。

上述串行高速接口DIL测试平台的测试方法，包括以下步骤：

当被测试对象为交换芯片时，受试交换芯片的承载电路板与典型数据传输系统中的交换芯片承载电路板相同，进行等位替换，重新构建一个含有待测试交换芯片，功能模式完整基于串行高速接口总线的数据传输系统；根据交换芯片DIL测试要求，完成交换芯片对事务响应的测试；

当被测试对象为终端节点芯片时，根据终端节点类型，参照已构建的典型串行高速接口总线数据传输系统中同类型终端节点电路板进行受试终端节点芯片承载电路板，将标准测试系统中对应类型的终端节点电路板等位替换，构建一个含有待测试终端节点芯片的串行高速接口总线数据传输系统；根据终端节点芯片DIL测试要求，完成终端节点芯片发起事务和对事务响应的测试。

与现有的串行高速接口DIL测试平台系统相比，本发明具备以下有益的技术效果。

本发明基于已有稳定成熟交换器芯片和终端节点芯片设计典型串行高速接口总线的数据传输系统，作为DIL测试的标准应用环境，在受试的交换器芯片或终端节点芯片参与系统数据传输进行功能前，有效保障了测试环境的可靠性。受试芯片的承载电路板与DIL测试标准应用环境中对应电路板为相同设计，测试平台系统建设实现了软、硬件设计技术复用，降低了测试平台系统开发技术难度。

进一步，受试芯片承载电路板与标准应用环境中对应电路板可等位替换，重构包含待测对象参与的数据传输系统方便，测试平台系统构建灵活便于应用。

进一步，同一测试平台系统可以完成对串行高速接口交换芯片和不同类型终端节点芯片的测试，兼容性高；标准接插件和传输线缆组成串行高速接口传输物理通道，便于根据需求进行高速数据传输系统规模裁减。

进一步，方案具有通用性，发明中的测试平台构建方案是针对串行高速接口芯片的DIL测试设计，对于其它包括终端节点和交换芯片的高速接口类通信电路测试，测试平台的硬件连接方法通用，只对相应的配套电路板进行适应性修改即可。

附图说明

图1为串行高速接口DIL测试平台示意图；

图2为交换芯片承载电路板示意图；

图3为终端节点承载电路板示意图；

图中：1.上位机，2.直流稳压源，3.交换芯片承载电路板，4.FPGA型终端节点电路板，5.DSP型终端节点电路板，6.MCU型终端节点电路板，7.交换器-终端节点连接线，8.终端节点-终端节点连接线，9.交换电路板二次电源管理电路，10.交换芯片电路，11.交换芯片配置加载电路，12.单片机，13.时钟源，14.时钟生成器，15.串行高速4X接口插座，16.串行高速1X接口插座，17.终端节点电路板二次电源电路，18.串行终端节点电路，19.终端节点时钟源，20.Flash存储器，21.SDRAM，22.终端节点串行高速接口插座。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

本发明测试平台串行高速接口的芯片到芯片，板与板之间的高速传输通道采用同型号的高速连接器接插件和高速线缆构成。交换芯片承载电路板和终端节点芯片电路板的高速串行接口通过高速连接器插座引出，通过配套高速线缆实现板间连接。根据被测试对象的不同，进行承载电路板的替换，实现测试平台电路板复用，一个测试平台满足不同被测试对象的通信硬件需求。

本发明是通过以下技术方案来实现：

如图1所示，一种串行高速接口DIL测试平台，包括上位机1、直流稳压源2、交换芯片承载电路板3和不同类型的多个终端节点电路板；所述上位机1通过仿真器分别与交换芯片承载电路板3、终端节点电路板的JTAG口连接，对交换电路和终端节点进行功能配置；所述直流稳压源2分别为交换芯片承载电路板3和终端节点电路板供电；

所述交换芯片承载电路板3与任一终端节点电路板通过交换器-终端节点连接线7连接；

多个终端节点电路板之间通过终端节点-终端节点连接线8连接。

作为优选地实施例，如图1所示，所述终端节点电路板包括FPGA型终端节点电路板4、DSP型终端节点电路板5和MCU型终端节点电路板6。本申请以上述三种电路板为例进行连接。

为了确保传输效果，交换器-终端节点连接线7和终端节点-终端节点连接线8均为高速线缆；所述高速线缆满足100Ω差分特征阻抗高速信号传输通道；所述高速线缆为双轴带状线缆，两端为TTR插头；或，所述高速线缆为双轴线缆，两端为RPS8插头。

如图2所示，所述交换芯片承载电路板3包括：

二次电源管理电路9，用于将直流稳压源2供给的直流电压降压转换为交换芯片承载电路板3上所有电路器件所需的工作电压；

配置加载电路11，用于对交换芯片电路10在复位后进行初始化操作；

单片机12，作为微控制器；

时钟源13，用于为单片机12提供时钟输入信号；

时钟生成器14，用于将时钟源13的低频时钟信号转化生成为交换芯片电路10需要的差分时钟信号；

交换芯片电路10，交换芯片电路10为待测试对象或标准测试硬件；交换芯片电路10与二次电源管理电路9连接；

及多个接口插座15、16，接口插座15、16一端与交换芯片电路10电连接，另一端用于和交换器-终端节点连接线7匹配连接。

其中，所述交换芯片电路为待测试对象时，采用配套缩紧测试夹具进行待测交换芯片电路的装载；当交换芯片电路作为标准测试硬件时，交换芯片电路采用落焊方式装载。

特别的，本申请的二次电源管理电路9为三通道主从跟随方式输出，两个通道并联为主输出，另外两个通道各自独立为从输出，从输出的电压跟随主输出的电压；所述二次电源管理电路9通过输出端负载变化实现输出电压在0.6V-5.5V范围内调节。

如图3所示，所述终端节点电路板包括：

二次电源电路17，用于终端节点电路板上电路器件用电；

终端节点时钟源19，用于提供时钟信号；

Flash存储器20，用于终端节点程序的固化；

SDRAM 21，用于从终端节点对于主终端节点发起的事务进行响应测试；

串行终端节点电路18，与二次电源电路17、终端节点时钟源19、Flash存储器20和SDRAM 21均通讯连接；

及多个终端节点串行高速接口插座22，一端与串行终端节点电路18电连接，另一端用于和交换器-终端节点连接线7匹配连接。

本发明的原理为：选用一台上位机进行终端节点和交换芯片的功能配置；一台直流稳压电源测试平台系统提供一次输入电压；一块受试器件承载电路板安装被测试的终端节点或交换芯片电路；一块交换芯片承载电路板装载交换芯片构成标准测试硬件环境；一块FPGA型终端节点电路板、一块DSP型终端节点电路板、一块MCU型终端节点电路板是目前串行高速接口终端节点进行数据传输所呈现的所有硬件设备形式；高速线缆构建终端节点设备间以及终端节点设备和交换芯片设备间数据传输物理通道；上述设备和电路板为测试平台的硬件构成部分。。除了受试器件承载电路板，其余部分组成一个典型的基于串行高速接口总线的数据传输系统，这个功能模式完整的数据传输系统作为串行高速接口DIL测试的标准测试环境。

本发明基于所述串行高速接口DIL测试平台的测试方法，包括：

当被测试对象为交换芯片时，受试交换芯片的承载电路板设计与典型数据传输系统中的交换芯片承载电路板完全相同，进行等位替换，重新构建一个含有待测试交换芯片，功能模式完整基于串行高速接口总线的数据传输系统。这样就可以根据交换芯片DIL测试要求，完成交换芯片对事务响应的测试。

当被测试对象为终端节点芯片时，根据终端节点类型，参照已构建的典型串行高速接口总线数据传输系统中同类型终端节点电路板进行受试终端节点芯片承载电路板设计，将标准测试系统中对应类型的终端节点电路板等位替换，构建一个含有待测试终端节点芯片的串行高速接口总线数据传输系统。根据终端节点芯片DIL测试要求，完成终端节点芯片发起事务和对事务响应的测试。

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

实施例

如图1所示，所述的串行高速接口DIL测试平台，上位机1通过仿真器分别连接交换芯片承载电路板3、FPGA型终端节点电路板4、DSP型终端节点电路板5和MCU型终端节点电路板6上的JTAG口进行电路板的硬调试，对交换芯片和终端节点电路进行软件开发。

直流稳压源2型号为N6705B，输出四路5V直流电压分别供给电路板3、4、5、6。交换器-终端节点连接线7和终端节点-终端节点连接线8相同，由两种高速线缆组成。串行高速接口一个4X通道包括4对发送和4对接收差分通道共计16个通道，连线7和8中4X配套高速线缆选用Samtec公司型号ERDP-013-06.00-TTR-TTR-4-D，实现8对长度为6英寸，两端为TTR插头，双轴带状线缆100Ω差分特征阻抗满足最高频率为7.56GHz的高速信号传输通道；连线7和8中1X配套高速线缆选用Samtec公司型号C28T-06.00-RPS8-RPS8，实现1对长度为6英寸，两端为RPS8插头，双轴线缆100Ω差分特征阻抗高速信号传输通道。

如图2所示，所述的交换芯片承载电路板3，设置二次电源管理电路9将直流稳压源2供给的5V直流电压降压转换为交换芯片承载电路板3上所有电路器件所需3.3V、1.8V和1.2V工作电压，选用一款每路可提供4A电流四通道DC/DC降压型微型模块稳压器，型号为LTM4644。

设置交换芯片电路10，交换芯片电路为待测试对象时，采用配套缩紧测试夹具进行待测交换芯片电路的装载，便于对待测试芯片电路进行更换；当交换芯片电路作为标准测试硬件组成部分进行终端节点的测试时，交换芯片电路采用落焊方式装载，选用交换芯片电路型号为Tsi578参与对待测试终端节点的测试。

配置加载电路11，对交换芯片电路10在复位后进行初始化操作，选用带I2C接口的EEPROM，型号为AT24C02。

设置单片机12作为微控制器，型号为TMS570LC4357。

设置晶体振荡器用作时钟源13，为单片机12和时钟生成器14提供20MHz时钟输入信号，型号为ZPB-5。

时钟生成器14将时钟源13的低频时钟信号转化生成为交换芯片电路10需要的低抖动、高精度差分时钟信号，型号为CDCM6208。

设置4个串行高速4X接口插座15，与连接线7中4X高速线缆ERDP-013-06.00-TTR-TTR-4-D端子匹配，型号为ERF8-013-05.0-S-DV-TR，确保不超过7.56GHz高速差分信号物理传输通道对信号完整性的要求。

设置4个串行高速1X接口插座16，与连接线7中1X高速线缆C28T-06.00-RPS8-RPS8端子匹配，型号为CJT-T-P-HH-ST-TH1。

所述的二次电源管理电路9LTM4644根据本方案的应用需求进行配置，输入方式为4通道输入引脚短接引入单5V电源轨；为降低输入的5V直流电压的纹波干扰，在每个输入电源引脚处接入一个耐压值为12V，1206封装10μF电容。

为满足交换芯片电路10Tsi578对1.2V先于3.3V上电且后于3.3V下电的顺序要求，兼容考虑其他电路器件供电，LTM4644配置为三通道主从跟随输出方式，1、2通道并联为主输出，3，4通道各自独立为从输出，从输出的电压跟随主输出的电压。LTM4644通过输出端负载变化实现输出电压在0.6V-5.5V范围内调节，1、2通道FB引脚短接与地之间跨接6.65KΩ电阻实现3.3V电流为8A输出；3通道FB引脚与地之间跨接30.1KΩ电阻实现1.8V电流为4A输出；4通道FB引脚与地之间跨接60.4KΩ电阻实现1.2V电流为4A输出。1、2输出通道TRACK引脚短接，与地间接入0.1μF电容控制主输出3.3V在上电爬升时间。3.3V主输出端与地间接入两组相同的串联电阻，每组为两只阻值60.4KΩ电阻，3通道1.8V从输出端和4通道1.2V从输出端的TRACK引脚分别与两组串联电阻的中位点连接，实现从输出端与主输出端上下电的电压爬升和下降完全同步，从而满足交换芯片电路10对上下电时序的要求。

所述的时钟生成器14，为减小所有参与通信的终端节点和交换芯片时钟偏差，确保通信稳定性，本实施方案中所有串行接口所需的差分时钟源均为CDCM6208，根据应用采用不同的控制方式。供电方式相同，所有电源引脚均接3.3V；锁相环和压控振荡器对电源噪声十分敏感，为降低电源噪声干扰，将VDD-PLL2和VDD-VCO短接与3.3V间串接磁珠，磁珠型号为EMI-TL2012。

CDCM6208初级参考时钟正端接时钟源13输出的20MHz单端时钟信号，初级参考时钟负端和次级参考时钟正、负端均接地处理。CDCM6208工作配置模式引脚SI-MODE[1:0]＝00，单片机12通过串行外设接口进行CDCM6208工作模式的设置实现输出频率控制。CDCM6208的第四时钟输出通道引脚Y4-P/N分别连接交换芯片电路10的串行通道差分时钟引脚S-CLK-P/N；第一通道输出正时钟引脚Y1-P与交换芯片电路10的单端外设时钟引脚P-CLK连接。

当交换芯片电路10为被测试对象时，保持串行高速接口设置不变，根据被测试对象的供电、时钟需求对LTM4644和CDCM6208进行适应性修改，进行被测交换芯片承载电路板设计，与交换芯片承载电路板3进行等位替换，即完成被测试交换芯片电路板的DIL测试平台构建。

所述的FPGA型终端节点电路板4、DSP型终端节点电路板5和MCU型终端节点电路板6上的终端节点电路分别采用的电路型号为XC6SLX45TFGG484，TMS320C6678和MPC8548E作为标准测试环境终端节点。尽管上述三种电路器件功能繁多，本实施方案仅与串行高速接口部分相关，涉及对电路器件的供电、时钟源和串行高速接口的接插件物理传输通道的设计。

所有终端节点电路板二次电源电路均采用LTM4644，串行高速接口差分时钟源均为CDCM6208，串行高速4X接口插座为ERF8-013-05.0-S-DV-TR，串行高速1X接口插座为CJT-T-P-HH-ST-TH1。

如图3所示，串行终端节点电路18为16核DSP，型号为HL-1601，功能对标TMS320C6678。二次电源电路17型号LTM4644，四路输入端短接，接5V板级入口电，四路独立输出3.3V，2.5V，1.8V和1.2V供电路板上电路器件用电。

终端节点时钟源19，CDCM6208引脚SI-MODE[1:0]＝00，设置为引脚配置模式，四路差分时钟输出Y0-P/N，Y1-P/N，Y6-P/N和Y7-P/N分别为HL-1601四路串行高速接口提供时钟信号。HL-1601四路串行高速接口兼容4X/1X模式，第0，1路设置为4X模式，第2，3路设置为1X模式，对应终端节点高速串行接口插座22采用两个ERF8-013-05.0-S-DV-TR提供4X通道，两个采用CJT-T-P-HH-ST-TH1提供1X通道。

HL-1601外部存储器总线挂接Flash 20，型号为S29GL256P，用于终端节点程序的固化；存储器总线挂接存SDRAM 21，型号为MT48LC8M32B2TG，用于HL1601作为从终端节点对于主终端节点发起的事务进行响应测试。

当被测试的终端节点电路器件为标准测试环境中的三款终端节点中的任一类型时，将被测试终端节点电路板与对应同类型终端节点电路板进行等位替换，构建被测终端节点的测试环境。所述的HL-1601电路板对位替换TMS320C6678终端节点电路板，即完成HL-1601串行高速接口DIL测试平台的构建。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

应该理解，以上描述是为了进行图示说明而不是为了进行限制。通过阅读上述描述，在所提供的示例之外的许多实施例和许多应用对本领域技术人员来说都将是显而易见的。因此，本教导的范围不应该参照上述描述来确定，而是应该参照前述权利要求以及这些权利要求所拥有的等价物的全部范围来确定。出于全面之目的，所有文章和参考包括专利申请和公告的公开都通过参考结合在本文中。在前述权利要求中省略这里公开的主题的任何方面并不是为了放弃该主体内容，也不应该认为申请人没有将该主题考虑为所公开的发明主题的一部分。

Claims (8)

1.一种串行高速接口DIL测试平台系统，其特征在于，包括上位机（1）、直流稳压源（2）、交换芯片承载电路板（3）和不同类型的多个终端节点电路板；所述上位机（1）通过仿真器分别与交换芯片承载电路板（3）、终端节点电路板的JTAG口连接，对交换电路和终端节点进行功能配置；所述直流稳压源（2）分别为交换芯片承载电路板（3）和终端节点电路板供电；

所述交换芯片承载电路板（3）与任一终端节点电路板通过交换器-终端节点连接线（7）连接；

多个终端节点电路板之间通过终端节点-终端节点连接线（8）连接；

所述交换芯片承载电路板（3）包括：

二次电源管理电路（9），用于将直流稳压源（2）供给的直流电压降压转换为交换芯片承载电路板（3）上所有电路器件所需的工作电压；

配置加载电路（11），用于对交换芯片电路（10）在复位后进行初始化操作；

单片机（12），作为微控制器；

时钟源（13），用于为单片机（12）提供时钟输入信号；

时钟生成器（14），用于将时钟源（13）的低频时钟信号转化生成为交换芯片电路（10）需要的差分时钟信号；

交换芯片电路（10），交换芯片电路（10）为待测试对象或标准测试硬件；交换芯片电路（10）与二次电源管理电路（9）连接；

及多个接口插座（15、16），接口插座（15、16）一端与交换芯片电路（10）电连接，另一端用于和交换器-终端节点连接线（7）匹配连接；

所述交换芯片电路为待测试对象时，采用配套缩紧测试夹具进行待测交换芯片电路的装载；当交换芯片电路作为标准测试硬件组成部分进行终端节点的测试时，交换芯片电路采用落焊方式装载。

2.根据权利要求1所述的串行高速接口DIL测试平台系统，其特征在于，所述终端节点电路板包括FPGA型终端节点电路板（4）、DSP型终端节点电路板（5）和MCU型终端节点电路板（6）。

3.根据权利要求1所述的串行高速接口DIL测试平台系统，其特征在于，所述交换器-终端节点连接线（7）和终端节点-终端节点连接线（8）均为高速线缆；所述高速线缆满足100Ω差分特征阻抗高速信号传输通道；

所述高速线缆为双轴带状线缆，两端为TTR插头；或，

所述高速线缆为双轴线缆，两端为RPS8插头。

4.根据权利要求1所述的串行高速接口DIL测试平台系统，其特征在于，所述二次电源管理电路（9）为三通道主从跟随方式输出，两个通道并联为主输出，另外两个通道各自独立为从输出，从输出的电压跟随主输出的电压；所述二次电源管理电路（9）通过输出端负载变化实现输出电压在0.6V-5.5V范围内调节。

5. 根据权利要求4所述的串行高速接口DIL测试平台系统，其特征在于，所述主输出通道FB引脚短接与地之间跨接6. 65KΩ电阻；一从输出通道FB引脚与地之间跨接30.1KΩ电阻；另一从输出通道FB引脚与地之间跨接60.4KΩ电阻。

6. 根据权利要求4所述的串行高速接口DIL测试平台系统，其特征在于，所述主输出通道TRACK引脚短接，并与地间接入0. 1µF电容控制主输出3.3V在上电爬升时间；3.3V主输出端与地间接入两组相同的串联电阻，每组为两只阻值60.4KΩ电阻，一从输出通道1.8V从输出端和另一从输出通道1.2V从输出端的TRACK引脚分别与两组串联电阻的中位点连接。

7.根据权利要求1所述的串行高速接口DIL测试平台系统，其特征在于，所述终端节点电路板包括：

二次电源电路（17），用于终端节点电路板上电路器件用电；

终端节点时钟源（19），用于提供时钟信号；

Flash存储器（20），用于终端节点程序的固化；

SDRAM （21），用于从终端节点对于主终端节点发起的事务进行响应测试；

串行终端节点电路（18），与二次电源电路（17）、终端节点时钟源（19）、Flash存储器（20）和SDRAM （21）均通讯连接；

及多个终端节点串行高速接口插座（22），一端与串行终端节点电路（18）电连接，另一端用于和交换器-终端节点连接线（7）匹配连接。

8.权利要求1至7任一项所述的串行高速接口DIL测试平台系统的测试方法，其特征在于，包括以下步骤：

当被测试对象为交换芯片时，受试交换芯片的承载电路板与典型数据传输系统中的交换芯片承载电路板相同，进行等位替换，重新构建一个含有待测试交换芯片，功能模式完整基于串行高速接口总线的数据传输系统；根据交换芯片DIL测试要求，完成交换芯片对事务响应的测试；

当被测试对象为终端节点芯片时，根据终端节点类型，参照已构建的典型串行高速接口总线数据传输系统中同类型终端节点电路板，进行受试终端节点芯片承载电路板设计，将标准测试系统中对应类型的终端节点电路板等位替换，构建一个含有待测试终端节点芯片的串行高速接口总线数据传输系统；根据终端节点芯片DIL测试要求，完成终端节点芯片发起事务和对事务响应的测试。

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