CN111752531B - 整数除法装置和马达控制装置 - Google Patents

整数除法装置和马达控制装置 Download PDF

Info

Publication number
CN111752531B
CN111752531B CN202010099219.7A CN202010099219A CN111752531B CN 111752531 B CN111752531 B CN 111752531B CN 202010099219 A CN202010099219 A CN 202010099219A CN 111752531 B CN111752531 B CN 111752531B
Authority
CN
China
Prior art keywords
value
division
bits
output
register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010099219.7A
Other languages
English (en)
Other versions
CN111752531A (zh
Inventor
小泉太嘉志
海永正博
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nidec Corp
Original Assignee
Nidec Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nidec Corp filed Critical Nidec Corp
Publication of CN111752531A publication Critical patent/CN111752531A/zh
Application granted granted Critical
Publication of CN111752531B publication Critical patent/CN111752531B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/535—Dividing only
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
    • H02P23/14—Estimation or adaptation of motor parameters, e.g. rotor time constant, flux, speed, current or voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Control Of Ac Motors In General (AREA)
  • Control Of Electric Motors In General (AREA)

Abstract

本发明提供整数除法装置和马达控制装置，能够通过软件而实现高速除法功能。整数除法装置具有：判定部，其根据被除数和除数来判定将被除数除以除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；以及输出部，其在判定部判定为商的值不会落入寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给寄存器。

Description

整数除法装置和马达控制装置
技术领域
本发明涉及整数除法装置和马达控制装置。
背景技术
以往，作为实现整数除法功能的硬件，使用专用IC或通用MCU。在专用IC中，由于存在硬件除法指令，因此能够实现高速的除法处理，但存在成本高的问题。因此，为了削减成本，需要使用便宜的通用MCU，通过对通用MCU施加软件处理而实现整数除法功能。
例如，在专利文献1中公开了如下的整数除法方法：以从被除数减去除数时能够同时求出部分余数和部分商的方式在除法处理之前转换除数，一边一位一位地左移被除数，一边从被除数反复减去除数而求取各位的商。
另外，在专利文献2中公开了如下的整数除法方式：在整数的除法中，在除数是预定的常数时，校正被除数，由此仅通过加减法运算和移位操作来求商。
专利文献1：日本特开2002-175179号公报
专利文献2：日本特开平04-348424号公报
当在通用MCU内进行除法处理的情况下，如果除法处理费时，则会给在同一MCU内进行的通信等其他控制带来障碍。因此，在没有与硬件对应的硬件除法指令的便宜的通用MCU中，难以实现高速除法。
发明内容
因此，本发明的目的在于，提供能够通过软件而实现高速除法功能的整数除法装置和马达控制装置。
为了解决上述课题，本发明的一个方式的整数除法装置具有：判定部，其根据被除数和除数来判定将所述被除数除以所述除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；以及输出部，其在所述判定部判定为所述商的值不会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给所述寄存器。
另外，本发明的一个方式的马达控制装置具有：电子齿轮部，其根据电子齿轮比来调整输入信号；以及电力转换部，其根据在所述电子齿轮部中以马达的位置指令值作为所述输入信号进行调整后的所述位置指令值而对所述马达进行控制，所述电子齿轮部具有：判定部，其根据被除数和除数来判定将所述被除数除以所述除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；以及输出部，其在所述判定部判定为所述商的值不会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给所述寄存器。
而且，本发明的一个方式的整数除法方法包含以下步骤：根据被除数和除数来判定将所述被除数除以所述除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；以及在判定为所述商的值不会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给所述寄存器。
根据本发明的一个方式，判定将被除数除以除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内，在判定为商的值不会落入寄存器的大小的位数所能表示的值的范围内的情况下，不执行除法处理，输出固定值，因此能够实现除法的高速化。
附图说明
图1是示出本实施方式的马达控制装置的结构例的图。
图2是电子齿轮部的功能框图。
图3是示出整数除法处理的流程图。
图4是示出进行了粘贴处理的情况下的输出值的图。
图5是示出不进行粘贴处理的情况下的输出值的图。
标号说明
10：马达控制装置；11～13：电子齿轮部；14：位置速度控制器；15：电力转换部；11a：取得部；11b：判定部；11c：除法部；11d：输出部；11e：异常判断部；21：马达；22：编码器。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。
另外，本发明的范围不限定于以下的实施方式，能够在本发明的技术思想的范围内进行任意变更。
图1是示出本实施方式的马达控制装置10的结构例的图。
马达控制装置10具有电子齿轮部11～13、位置速度控制器14以及电力转换部15，对马达21的旋转进行控制。马达21例如是AC伺服马达，马达21连接有作为检测马达轴的旋转位置的旋转检测器的编码器22。
电子齿轮部11～13根据电子齿轮比来调整输入信号。另外，电子齿轮部11～13是利用分频倍频来实现电子齿轮功能的。因此，在图1中，将电子齿轮部11～13记作“分频倍频”。
电子齿轮部11以马达21的位置指令值作为输入信号来调整位置指令值的分辨率与连接于马达21的编码器22的分辨率的差异。这里，马达21的位置指令值是表示作为马达21的目标的位置信息(角度信息)的值，是整数值。该位置指令值可以是由用户指定的值，也可以是由未图示的上位装置生成的值。
电子齿轮部12以从编码器22输出的马达21的位置检测值作为输入信号来调整位置指令值的分辨率与编码器22的分辨率的差异。
电子齿轮部13以从编码器22输出的马达21的位置检测值作为输入信号来调整编码器22的分辨率与脉冲的分辨率的差异。
在本实施方式中，电子齿轮部11～13的电子齿轮功能通过通用MCU(MicroControl Unit：微控制单元)的软件处理而实现。在将电子齿轮部11～13的输入信号设为input、将输出值设为output的情况下，电子齿轮功能能够通过下式的除法处理来表示。
output＝input×分辨率A/分辨率B………(1)
这里，在电子齿轮部11的处理的情况下，输入信号input是位置指令值，分辨率A是编码器22的分辨率，分辨率B是位置指令值的分辨率。
另外，在电子齿轮部12的处理的情况下，输入信号input是位置检测值，分辨率A是位置指令值的分辨率，分辨率B是编码器22的分辨率。
并且，在电子齿轮部13的处理的情况下，输入信号input是位置检测值，分辨率A是脉冲的分辨率，分辨率B是编码器22的分辨率。
这些电子齿轮部11～13分别能够作为整数除法装置而进行工作，该整数除法装置输出用除数对被除数进行整数除法的结果。
位置速度控制器14具有位置控制器、速度控制器、电流控制器这样的控制器。位置速度控制器14根据在电子齿轮部11中调整后的位置指令值与从编码器22输出的马达21的位置检测值的偏差(差分)，进行反馈控制以使该偏差为0。
电力转换部15根据由位置速度控制器14输出的控制信号，对马达21的驱动电流进行控制。即，电力转换部15根据在电子齿轮部11中以马达21的位置指令值作为输入信号input进行调整后的位置指令值而对马达21进行控制。
另外，马达控制装置10具有ABS位置偏差的输出功能，该ABS位置偏差的输出功能是指根据位置指令值与在电子齿轮部12中调整后的位置检测值的偏差而输出位置偏差的绝对值。
并且，马达控制装置10具有脉冲输出功能，该脉冲输出功能是指根据在电子齿轮部13中调整后的位置检测值而输出脉冲信号。
但是，在便宜的通用MCU没有与硬件对应的硬件除法指令而使用标准除法函数来进行除法处理的情况下，会花费大量的处理时间。根据开发环境，与存在硬件除法指令的MCU的情况相比，有时甚至花费11倍的处理时间。
因此，在本实施方式中，为了实现除法处理的高速化，对电子齿轮部11～13的输出值output的位数进行限制。
图2是电子齿轮部11的功能框图。另外，电子齿轮部12和13也具有与电子齿轮部11相同的结构，因此这里省略说明。
电子齿轮部11具有取得部11a、判定部11b、除法部11c、输出部11d以及异常判断部11e。
取得部11a取得位置指令值作为输入信号input。取得部11a将所取得的输入信号input输出给判定部11b和除法部11c。
判定部11b根据被除数(input×编码器的分辨率)和除数(位置指令值的分辨率)，判定将被除数除以除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内。这里，上述寄存器是MCU所具有的内部寄存器，该寄存器的大小的位数是预先知道的。
具体而言，判定部11b取得输入信号input的值，在输入信号input的值为规定的值以上的情况下，判定为商的值不会落入寄存器的大小的位数所能表示的值的范围内。
位置指令值的分辨率和编码器的分辨率的值在执行程序(软件)的时刻是已知的，一旦执行了程序之后，只要硬件不变就不会改变。因此，根据内部寄存器的大小的位数和各分辨率的值而确定了在输入信号input的值不超过哪个值时商的值会落入内部寄存器的大小的位数所能表示的值的范围内(商不会溢出)。
因此，判定部11b根据内部寄存器的大小的位数和各分辨率的值来设定使商不会溢出的输入信号input的值。然后，判定部11b对所设定的值与输入信号input的值进行比较来判定商的值是否会落入内部寄存器的大小的位数所能表示的值的范围内。
除法部11c输入判定部11b的判定结果，在判定部11b判定为商的值会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，使用从取得部11a取得的输入信号input来执行用除数对被除数进行整数除法的除法处理。此时，除法部11c将作为除数的位置指令值的分辨率视为常数，将被除数乘以与该除数的倒数对应的值，由此进行除法处理。
对于MCU而言，乘法运算的处理时间比除法运算的处理时间少。因此，通过使用将被除数乘以除数的倒数的方法来实现除法处理，能够缩短运算处理时间。另外，电子齿轮部11的除法处理的除数(分母)是位置指令值的分辨率，可视为常数。在除数是常数的情况下，除数的倒数在每次计算时不变，因此不需要在每次进行除法处理(乘以除数的倒数的处理)时计算该倒数。因此，通过将除数视为常数、进行将被除数乘以与该除数的倒数对应的值的除法处理，能够进行高速运算。
另外，在电子齿轮部12和13的除法处理的情况下也是，除数(分母)是编码器22的分辨率，可视为常数。因此，同样地，能够将作为除数的编码器22的分辨率视为常数，将被除数乘以与该除数的倒数对应的值，由此实现除法处理的高速化。
输出部11d输入判定部11b的判定结果，在判定部11b判定为商的值会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，输出作为除法部11c的除法处理的结果的商来作为输出值output。另一方面，输出部11d在判定部11b判定为商的值不会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值output输出给内部寄存器。
这里，上述固定值能够采用内部寄存器可容纳的范围内的上限值或下限值。例如，在内部寄存器的大小的位数为N位、除法运算结果不取负值的情况下，上限值为2N-1，下限值为0。另一方面，在内部寄存器的大小的位数为N位、除法运算结果取正负值的情况下，考虑到符号位(最高位)，上限值为2N-1-1，下限值为-(2N-1-1)。
即，上述固定值能够采用内部寄存器的大小的位数所能表示的最大值、内部寄存器的大小的位数所能表示的最小值或者零。
另外，上述固定值只要是内部寄存器的大小的位数所能表示的值即可，可以是任意的值。即，只要能够将除法运算结果限制为内部寄存器的大小以下的位数而输出即可。
异常判定部11e输入从输出部11d输出的输出值output，在输出部11d输出了固定值作为输出值output的情况下，判断为整数除法异常。
图3是示出在电子齿轮部11中执行的整数除法处理的流程图。该图3所示的处理是取得部11a、判定部11b、除法部11c以及输出部11d的处理，通过MCU执行程序而实现。另外，对于在电子齿轮部12和13中分别执行的整数除法处理，也是同样的，因此这里省略说明。
首先，在步骤S1中，取得部11a取得输入信号input和编码器的分辨率作为被除数。
接着，在步骤S2中，判定部11b根据被除数和除数来判定将被除数除以除数而得到的商的值是否会落入内部寄存器的大小的位数所能表示的值的范围内。具体而言，判定部11b根据在步骤S1中所取得的输入信号input的值是否为规定值以上来判定商的值是否会落入内部寄存器的大小的位数所能表示的值的范围内。
然后，判定部11b在判定为商的值会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，转移到步骤S3。另一方面，判定部11b在判定为商的值不会落入内部寄存器的大小的位数所能表示的值的范围的情况下，转移到步骤S4。
在步骤S3中，除法部11c执行用除数对被除数进行整数除法的除法处理，然后转移到步骤S5。此时，在步骤S3中，除法部11c将作为除数的位置指令值的分辨率视为常数，将被除数乘以与该除数的倒数对应的值，由此进行除法处理。然后，输出部11d将作为除法部11c的除法处理的结果的商设定为输出值output。
另外，在步骤S4中，输出部11d将预定的固定值设定为输出值output，转移到步骤S5。
在步骤S5中，输出部11d将输出值output输出给内部寄存器和异常判断部11e，结束图3的处理。
这样，本实施方式的电子齿轮部11(整数除法装置)具有：判定部11b，其根据被除数和除数来判定将被除数除以除数而得到的商的值是否会落入内部寄存器的大小的位数所能表示的值的范围内；以及输出部11d，其在判定为商的值不会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值output输出给内部寄存器。
而且，电子齿轮部11还具有除法部11c，该除法部11c在判定部11b判定为商的值会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，执行用除数对被除数进行整数除法的除法处理。而且，电子齿轮部11的输出部11d在判定部11b判定为商的值会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，输出作为除法部11c的除法处理的结果的商来作为输出值output。
即，电子齿轮部11在执行除法处理之前，判定将被除数除以除数而得到的商的值，根据该判定结果，输出执行了除法处理的结果、或者不执行除法处理而输出固定值。因此，能够实现处理的高速化。
另外，除法部11c能够将除数视为常数，将被除数乘以与该除数的倒数对应的值，由此进行除法处理。在电子齿轮的情况下，除数是位置指令值的分辨率或编码器的分辨率，可视为常数。通过将除数视为常数，能够进行乘法来代替花费处理时间的除法，实现除法处理，因此能够进行整数除法的高速运算。另外，不是将分子分辨率A和分母的分辨率B这两者常数化而是仅将分母的分辨率B常数化，因此能够防止发生有效位丢失，能够高精度地进行除法处理。
此外，作为输出值output而输出的上述固定值可以是内部寄存器的大小的位数所能表示的最大值、最小值或零。这样，在商的值不会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，可以进行粘贴成被假定为计算结果的商的上限值或下限值的粘贴处理。
由此，能够将作为除法运算结果而输出的输出值output限制为内部寄存器的大小以下的位数。另外，通过进行输出值output的粘贴处理，能够容易地判断商从内部寄存器溢出的情况。
另外，电子齿轮部11还可以具有异常判断部11e，该异常判断部11e在输出部11d输出了固定值作为输出值output的情况下，判断为是整数除法异常。由此，能够根据输出值output的值而容易地进行异常判断。例如，在输出值output为内部寄存器的大小的位数所能表示的最大值、最小值或零这样正常时不会得到的值的情况下，能够容易地判断为是整数除法异常。
图4是示出进行了粘贴处理的情况下的输出值output的图。在该图4中，双点划线所示的直线A是除法处理的实际的计算结果。另外，在图4中，示出了除法处理的计算结果取正负值的情况的例子。在除法处理的计算结果不取负值的情况下，图4的最小值min为0。
在本实施方式中，在判定为商的值会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，执行用除数对被除数进行整数除法的整数除法处理，输出作为除法处理的结果的商来作为输出值output。因此，在该情况下，输出实际的计算结果作为输出值output。
另一方面，在判定为商的值不会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，将输出值output粘贴成最大值max或最小值min。具体而言，在商的值为最大值max以上的情况下，将输出值output粘贴成最大值max，在商的值为最小值min以下的情况下，将输出值output粘贴成最小值min。
因此，仅通过观察输出值output，就能够容易地判断是否发生了商溢出的异常。例如，如圆形记号B所示，在输出值output为最大值max的情况下，能够容易地掌握到发生了商为最大值max以上的溢出。
另一方面，在不进行本实施方式那样的输出值output的粘贴处理的情况下，一般地，即使实际的计算结果是未落入内部寄存器的范围内的值，也仅输出内部寄存器的大小的位数所能表示的范围内的数值。因此，如图5所示，输出值output成为落入内部寄存器的范围内的值。例如，在商的值超过了最大值max的情况下，输出值output是从最小值min开始的值。这样，在商溢出了的情况下，输出值output成为内部寄存器可收纳的范围内的值而被返回。
因此，在不进行输出值output的粘贴处理的情况下，仅通过观察输出值output，无法判断是否发生了商溢出的异常。例如在得到了圆形记号C所示的输出值output的情况下，无法判断实际的计算结果是落入内部寄存器的范围内的值，还是商溢出而返回了内部寄存器可容纳的范围内的值。
在本实施方式中，能够适当地判断商溢出的异常，能够适当地判断电子齿轮的异常。
另外，在本实施方式中，即使在实际的计算结果为最大值max或最小值min的情况下(即使在商落入内部寄存器的情况下)，由于输出值output为最大值max或最小值min，因此也判断为异常。内部寄存器的大小通常是按照使正常的计算结果不会达到最大值max和最小值min的方式设置的，因此在实际的计算结果为最大值max或最小值min的情况下判断为异常是没有问题的。基于同样的理由，在判定为商的值不会落入内部寄存器的大小的位数所能表示的值的范围内的情况下所粘贴的固定值也可以是最大值max或最小值min附近的值。
此外，也可以是，电子齿轮部11在内部寄存器的大小的位数与输入信号input的位数相等的情况下，判定商的值是否会落入输入信号input的位数所能表示的值的范围内。
在电子齿轮的情况下，例如位置指令值的分辨率和编码器的分辨率是能够用相同程度的位数来表示的值(位置指令值的分辨率≈编码器的分辨率)，上述(1)式的分辨率A/分辨率B为1左右。因此，在正常地进行了计算的情况下，可以认为作为计算结果的商的位数与输入信号input的位数相等。
因此，通过判定商的值是否会落入输入信号input的位数所能表示的值的范围内，能够适当地判定商是否会落入根据正常的计算结果的大小而设计的内部寄存器。然后，通过根据该判定结果来判断是实际进行除法处理还是输出固定值，能够仅在预测为会输出正常的计算结果的情况下实际地进行除法处理，能够适当地实现处理的高速化。
像以上说明的那样，本实施方式的整数除法方法包含以下步骤：根据被除数和除数来判定将被除数除以除数而得到的商的值是否会落入内部寄存器的大小的位数所能表示的值的范围内；以及在判定为商的值不会落入内部寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给寄存器。
由此，即使是没有与硬件对应的硬件除法指令的便宜的通用MCU，也能够实现基于软件的高速除法功能。具体而言，与在通用MCU中使用标准除法函数来进行除法处理的情况相比，能够将处理时间缩短至六分之一。另外，在本实施方式的整数除法方法中，处理时间并不依赖于开发环境的版本。
另外，本实施方式假定了例如在具有32位的除法指令的MCU中实现64位的除法指令的情况、在不存在硬件除法指令的MCU中实现32位的除法指令的情况等、没有对应的硬件除法指令的情况。
在作为实现高响应和高精度的定位的马达的AC伺服马达中，为了调整从用户接收的位置指令值的分辨率与连接于马达的编码器的分辨率的差异，能够使用电子齿轮功能。当在通用MCU中实现该电子齿轮功能的情况下，作为软件的处理，除法处理是必需的。但是，如果除法处理费时，则会给在同一MCU内进行的其他控制(马达控制、通信等)带来障碍，无法实现作为AC伺服马达的特征的高响应。因此，很难在没有与硬件对应的硬件除法指令的廉价的通用MCU中实现电子齿轮功能。
与此相对，在本实施方式中，能够在没有与硬件对应的硬件除法指令的廉价的通用MCU中适当地实现进行高响应和高精度的定位的AC伺服马达的电子齿轮功能。另外，能够根据除法运算的结果而容易地判断电子齿轮的异常。
另外，在上述实施方式中，对整数除法装置实现AC伺服马达所具有电子齿轮功能的情况进行了说明，但也能够应用于电子齿轮功能以外的整数除法处理。

Claims (10)

1.一种整数除法装置，其特征在于，
所述整数除法装置具有：
判定部，其根据被除数和除数来判定将所述被除数除以所述除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；
除法部，其在所述判定部判定为所述商的值会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，执行用所述除数对所述被除数进行整数除法的除法处理；以及
输出部，其在所述判定部判定为所述商的值会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，输出作为所述除法部的所述除法处理的结果的商来作为输出值，在所述判定部判定为所述商的值不会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给所述寄存器。
2.根据权利要求1所述的整数除法装置，其特征在于，
所述除法部将所述除数视为常数，将被除数乘以与该除数的倒数对应的值，由此进行所述除法处理。
3.根据权利要求1所述的整数除法装置，其特征在于，
所述固定值是所述寄存器的大小的位数所能表示的最大值。
4.根据权利要求1所述的整数除法装置，其特征在于，
所述固定值是所述寄存器的大小的位数所能表示的最小值。
5.根据权利要求1所述的整数除法装置，其特征在于，
所述固定值是零。
6.根据权利要求1至5中的任意一项所述的整数除法装置，其特征在于，
所述整数除法装置还具有异常判断部，该异常判断部在所述输出部输出了所述固定值作为所述输出值的情况下，判断为整数除法异常。
7.一种马达控制装置，其特征在于，
所述马达控制装置具有：
电子齿轮部，其根据电子齿轮比来调整输入信号；以及
电力转换部，其根据在所述电子齿轮部中以马达的位置指令值作为所述输入信号进行调整后的所述位置指令值而对所述马达进行控制，
所述电子齿轮部具有：
判定部，其根据被除数和除数来判定将所述被除数除以所述除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；
除法部，其在所述判定部判定为所述商的值会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，执行用除数对所述被除数进行整数除法的除法处理；以及
输出部，其在所述判定部判定为所述商的值会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，输出作为所述除法部的所述除法处理的结果的商来作为输出值，在所述判定部判定为所述商的值不会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给所述寄存器。
8.根据权利要求7所述的马达控制装置，其特征在于，
所述除数是所述位置指令值的分辨率和连接于所述马达的编码器的分辨率中的任意一方，
所述除法部将所述除数视为常数来处理，将被除数乘以与该除数的倒数对应的值，由此进行所述除法处理。
9.根据权利要求7或8所述的马达控制装置，其特征在于，
所述寄存器的大小的位数与所述输入信号的位数相等。
10.一种整数除法方法，其特征在于，
所述整数除法方法包含以下步骤：
根据被除数和除数来判定将所述被除数除以所述除数而得到的商的值是否会落入寄存器的大小的位数所能表示的值的范围内；
在判定为所述商的值会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，执行用所述除数对所述被除数进行整数除法的除法处理；
在判定为所述商的值会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，输出作为所述除法处理的结果的商来作为输出值；以及
在判定为所述商的值不会落入所述寄存器的大小的位数所能表示的值的范围内的情况下，将预定的固定值作为输出值而输出给所述寄存器。
CN202010099219.7A 2019-03-26 2020-02-18 整数除法装置和马达控制装置 Active CN111752531B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-058398 2019-03-26
JP2019058398A JP7036075B2 (ja) 2019-03-26 2019-03-26 整数除算装置およびモータ制御装置

Publications (2)

Publication Number Publication Date
CN111752531A CN111752531A (zh) 2020-10-09
CN111752531B true CN111752531B (zh) 2024-01-23

Family

ID=72643400

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010099219.7A Active CN111752531B (zh) 2019-03-26 2020-02-18 整数除法装置和马达控制装置

Country Status (2)

Country Link
JP (1) JP7036075B2 (zh)
CN (1) CN111752531B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4364289A1 (en) 2021-06-30 2024-05-08 Leggett & Platt Canada Co. Smart motor systems and methods using local intelligence
CN114520613B (zh) * 2022-03-17 2022-11-15 哈尔滨理工大学 一种基于参数引入的异步电机速度反馈观测算法的速度估计方法
CN117908833B (zh) * 2024-03-19 2024-06-21 广州三晶电气股份有限公司 Mcu高位数整型除法器的加速方法及装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426600A (en) * 1993-09-27 1995-06-20 Hitachi America, Ltd. Double precision division circuit and method for digital signal processor
CN1952875A (zh) * 2006-09-18 2007-04-25 华为技术有限公司 一种定点除法器及其实现运算的方法
CN102314331A (zh) * 2011-08-02 2012-01-11 深圳市国微电子股份有限公司 除法器及其实现方法
CN103914276A (zh) * 2013-01-08 2014-07-09 美国亚德诺半导体公司 利用浮点架构的定点除法电路
CN108897523A (zh) * 2018-07-02 2018-11-27 京东方科技集团股份有限公司 一种除法器及其运算方法、电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5741737A (en) * 1980-08-22 1982-03-09 Nec Corp Dividing device
JPH02242426A (ja) * 1989-03-16 1990-09-26 Meidensha Corp ディジタル・シグナル・プロセッサの除算方式
JPH06180640A (ja) * 1992-12-11 1994-06-28 Canon Inc 除算装置及び方法
JP2795253B2 (ja) * 1996-02-14 1998-09-10 日本電気株式会社 除算器
JP2006023974A (ja) 2004-07-08 2006-01-26 Fujitsu Ltd 剰余演算処理装置及び剰余演算処理方法
JP2010033275A (ja) 2008-07-28 2010-02-12 Olympus Corp データ処理方法及びデータ処理プロセッサ
JP2015180983A (ja) 2014-03-02 2015-10-15 裕 道脇 零除算演算処理プログラム
US20160034256A1 (en) * 2014-08-01 2016-02-04 Imagination Technologies, Limited Fast integer division

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426600A (en) * 1993-09-27 1995-06-20 Hitachi America, Ltd. Double precision division circuit and method for digital signal processor
CN1952875A (zh) * 2006-09-18 2007-04-25 华为技术有限公司 一种定点除法器及其实现运算的方法
CN102314331A (zh) * 2011-08-02 2012-01-11 深圳市国微电子股份有限公司 除法器及其实现方法
CN103914276A (zh) * 2013-01-08 2014-07-09 美国亚德诺半导体公司 利用浮点架构的定点除法电路
CN108897523A (zh) * 2018-07-02 2018-11-27 京东方科技集团股份有限公司 一种除法器及其运算方法、电子设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
一种基于循环减法原理除法器的加速方法;宣淑巍;李晓江;马成炎;;微电子学与计算机(12);全文 *
基于FPGA的除法器设计;姚茂群;叶汉能;张立彬;;杭州师范大学学报(自然科学版)(06);全文 *

Also Published As

Publication number Publication date
JP7036075B2 (ja) 2022-03-15
JP2020160704A (ja) 2020-10-01
CN111752531A (zh) 2020-10-09

Similar Documents

Publication Publication Date Title
CN111752531B (zh) 整数除法装置和马达控制装置
US20040128331A1 (en) Data processing apparatus and method for converting a number between fixed-point and floating-point representations
US10632615B2 (en) Servo driving method, apparatus, and robot thereof
EP3529880B1 (en) Correcting offset and gain drift related angle errors with motor position detectors
US8674632B2 (en) Motor control device with a correcting unit determining a corrected rotation angle after a predetermined time from a detection time, control program therefor, and method for the control
CN113138749A (zh) 基于cordic算法的三角函数计算装置及方法
JP4757328B2 (ja) 逆正接演算装置及び逆正接演算プログラム
EP1058390B1 (en) R/D converter
CN109768755A (zh) 半导体装置、角度值校正电路及其方法
EP1695203A1 (en) Floating-point operations using scaled integers
JP2010067251A (ja) 許容誤差内の整数除算回路
CN112104292B (zh) 电机控制方法、装置、终端设备及存储介质
CN111628682B (zh) 步进电机同步驱动方法、装置、终端及存储介质
JP2022103046A (ja) 信号生成装置
KR19980064405A (ko) 산술 연산 시스템
JP4463533B2 (ja) ロータリエンコーダ検出装置
JP2002112566A (ja) モータ制御装置
JP2000032789A (ja) パルス計数器
US9059646B2 (en) Pulse processor of servo motor system
JP5765263B2 (ja) モータ制御装置およびモータ制御方法
CA1173164A (en) Fraction calculator
US20060091843A1 (en) Motor control system
JP6048560B1 (ja) 情報処理装置、情報処理方法、及び、プログラム
US20120102081A1 (en) Low-latency arc-tangent calculation structure and calculation method thereof
JP2005031847A (ja) 整数演算の方法および整数演算プログラム、ならびに整数演算装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant