CN111725975A - 用于开关模式电源中的半桥配置的并联同步操作 - Google Patents

Abstract

本申请涉及用于开关模式电源中的半桥配置的并联同步操作。一个或多个实施例涉及一种可以被用来防止SMPS中的交叉传导的电路，该SMPS包括并联连接至单个输出电感器并由单个脉宽调制(PWM)信号驱动的多个半桥模块。根据某些方面，单个半桥模块中的每个高侧驱动器和低侧驱动器在它们的切换上与其他半桥模块中的对应高侧驱动器和低侧驱动器同步。

Description

用于开关模式电源中的半桥配置的并联同步操作

相关申请的交叉引用

本申请要求2019年3月20日提交的美国临时申请序号62/821,335的优先权，其全部内容通过引用并入本文。

技术领域

本实施例通常涉及功率管理、功率电子设备和工业功率产品。

背景技术

许多应用——诸如电动汽车、家用电器、工业电机驱动器等等——都需要高功率才能操作，并且因此并入了开关模式电源(SMPS)。通常，用于高功率应用的SMPS包括晶体管作为功率开关，其能够在各种配置中处理非常高的电压(例如超过100伏)和非常高的切换速度(例如以纳秒为单位)。用于这种设备的一些流行的晶体管配置包括半桥或全桥。然而，在这种配置中，限制功率损耗和提高效率始终是挑战。

发明内容

一个或多个实施例涉及一种可以被用来防止SMPS中的交叉传导的电路，该SMPS包括并联连接到单个输出电感器并由单个脉宽调制(PWM)信号驱动的多个半桥模块。根据某些方面，单个半桥模块中的每个高侧驱动器和低侧驱动器在它们的切换上与其他半桥模块中的对应高侧驱动器和低侧驱动器同步。

附图说明

通过结合附图阅读以下对特定实施例的描述，本实施例的这些和其他方面以及特征对于本领域普通技术人员将变得显而易见，其中：

图1是图示出包括单个半桥模块的开关模式电源的标准配置100的图。

图2是图示出包括多个半桥模块的开关模式电源的标准配置200的图。

图3是图示出针对图2的半桥模块的示例输出波形的图。

图4是图示出针对图2的半桥模块的另一示例输出波形的图。

图5图示出根据本公开实施例的具有多个半桥模块的示例配置。

图6图示出根据本公开实施例的用于图2的半桥模块的并联同步器的示例电路。

图7是图示出根据本公开实施例的用于半桥模块的示例集成驱动器电路的并联同步器的配置的附加细节的图。

图8图示出根据本公开实施例的用于并联同步器的示例逻辑实现。

图9是图示出根据本公开实施例的针对并联连接并且包括并联同步器的多个半桥模块的示例输出波形的图。

具体实施方式

现在将参考附图详细描述本实施例，这些附图被提供作为实施例的说明性示例，以使本领域技术人员能够实践对本领域技术人员而言显而易见的实施例和替代方案。值得注意的是，以下附图和示例并不意味着将本实施例的范围限制为单个实施例，而是可以通过互换所描述或图示的一些或全部元件来实现其他实施例。此外，在可以使用已知组件来部分地或完全地实现本实施例的某些元件的情况下，将仅描述对于理解本实施例而言是必需的此类已知组件的那些部分，并且为了避免混淆本实施例，将省略对此类已知组件的其他部分的详细描述。被描述为以软件实现的实施例不限于此，而是可以包括以硬件或软件和硬件的组合实现的实施例，反之亦然，这对本领域技术人员来说是显而易见的，除非本文另外指明。在本说明书中，示出单个组件的实施例不应被认为是限制性的；相反，除非本文另外明确指出，否则本公开旨在涵盖包括多个相同组件的其他实施例，反之亦然。此外，除非明确提出，否则申请人不旨在说明书或权利要求书中的任何术语具有不常见或特殊的含义。此外，本发明实施例涵盖本文中通过说明方式提及的已知组件的当前和将来的已知等效物。

根据某些方面，本申请人认识到，在多个桥配置中，由于其中包括的无源和有源电子设备的固有传播延迟不同，所以各种切换模块具有各种速度。因此，即使它们由同一PWM控制器控制，不同模块中的开关和驱动器也不会同时被开启和关闭。

半桥配置中的开关模式电源(SMPS)通常包括在正高电压和返回电压(也被称为“接地”)之间以级联方式连接的高侧(HS)开关和低侧(LS)开关。HS和LS可以被称为相对侧。HS开关经由HS驱动器来驱动，而LS开关经由LS驱动器来驱动；两者均由脉宽调制器交替开启和关闭。开关通常是MOSFET，但可以是能够被配置为电子开关的任何其他晶体管或电路元件。如果两个MOSFET都开启即使很短的时间，那么大电流也可能会从HS流向LS，这会损坏电路。

为了避免这种情形，具有半桥配置的开关模式功率转换器通常包括直通(shootthrough)保护电路，也被称为重叠保护电路或交叉传导防止电路，以防止较大的穿透电流从HS驱动器通过到LS驱动器。直通保护电路监视瞬态设备的开启至关闭状态，诸如HS或LSMOSFET的栅极至源极驱动电压，并且如果状态保持开启，那么它将阻止驱动信号开启另一设备。但是，在极高速度的切换操作中，即使另一驱动器的输入为低电平，由于驱动器的设备延迟时间，MOSFET仍需要一些瞬态时间才能将其状态完全从开启变为关闭。在这种瞬态条件下，如果级联连接的另一侧的驱动器变为开启，那么巨大的穿透电流会作为直通电流从Vcc流向GND。

即使一些现有类型的直通保护电路可以在单个半桥配置中基本上防止直通电流，但是它们不能在多个半桥模块并联连接的配置中工作。这是因为各个模块的保护定时可能不同。例如，对于给定模块，针对该特定模块的直通保护电路可以确保在开启LS驱动器之前，针对该特定模块的HS驱动器已关闭；但是，它不能确保在任何其他模块中的HS驱动器关闭。类似地，针对任何给定模块的直通保护电路都能确保在开启HS驱动器之前，针对该特定模块的LS驱动器关闭。但是，它不能确保在任何其他模块中的LS驱动器关闭。因此，在不同的模块之间可能会出现较大的直通电流。因此，根据本实施例的各方面，为了防止模块之间的直通电流，所有半桥模块都需要并联同步电路以检查每个模块中的每个HS和LS驱动器的开启或关闭状态。

本公开的实施例涉及一种用于多模块半桥SMPS的并联同步器或同步电路的方法和装置，以防止多个并联连接的模块之中及其之间的直通电流。可以理解，每个模块具有指示驱动器的开启或关闭状态的HS驱动器输入端子和输出端子以及LS驱动器输入和输出端子。在所公开的实施例中，使用有线逻辑，所有模块的HS输入端子被组合或捆绑在一起；所有模块的HS输出端子被组合或捆绑在一起；所有模块的LS输入被组合或捆绑在一起；并且所有模块的LS输出端子被组合或捆绑在一起。在一个示例中，有线逻辑可以是有线“或”逻辑。在其他示例中，有线逻辑可以是有线“或非”逻辑。此外，每个模块可以具有连接有组合的HS驱动器端子的HS同步(sync-up)端子和连接有组合的LS驱动器端子的LS同步端子。

可以理解，在一个示例中，由于有线“或”逻辑，对于任何给定模块，仅当所有HS驱动器都关闭时，HS驱动器才将被关闭。即使任何一个HS驱动器开启，那么即时模块中的HS驱动器也将开启。此外，在感测到HS驱动器开启时，针对即时模块的直通保护电路将不允许LS驱动器开启；并且反之亦然。如此，并联同步器可以确保在开启任何模块中的任何HS驱动器之前，该特定模块中的LS驱动器以及所有其余模块中的LS驱动器关闭，并且反之亦然。

在一个示例中，具有HS驱动器和LS驱动器的每个个体的半桥模块可以被耦合为将其状态作为开启或关闭而输出到并联同步器。此外，在一个示例中，每个个体的半桥模块被耦合为经由并联同步器感测所有HS驱动器的组合状态，所有LS驱动器的组合状态；并相应地更改其自身的HS驱动器和LS驱动器的状态。

以这种方式，所公开的并联同步器和对应的实施例确保：在开启LS驱动器之前，对于任何给定模块，所有HS驱动器都关闭；并且一旦所有HS驱动器都关闭，那么LS驱动器被开启。类似地，并联同步器可以确保：在HS驱动器被开启之前，所有LS驱动器都关闭；并且一旦所有LS驱动器都关闭，则HS驱动器被开启。可以理解，由于其中设备的电特性和周围条件，各种半桥模块可以以略有不同的速度操作。因此，来自各个模块的HS驱动器和LS驱动器可以以不同的速度开启和关闭。本领域技术人员可以理解，当最慢的HS驱动器关闭时，可以认为所有HS驱动器都关闭，而当最慢的LS驱动器关闭时，可以认为所有LS驱动器都关闭。如此，在一个示例中，并联同步器被配置为在关闭状态优先级上工作，这意味着较慢的设备具有优先级。换句话说，当最慢的LS驱动器关闭时，可以开启任何模块中的HS驱动器；当最慢的HS驱动器关闭时，可以开启任何模块中的LS驱动器。如此，当最慢的LS驱动器关闭时的同一瞬时所有HS驱动器开启；并且当最慢的HS驱动器关闭时的同一瞬时所有LS驱动器开启。换句话说，所有HS驱动器和高电平驱动器均同步开启。

在一些其他示例中，HS驱动器和LS驱动器可以同步关闭。在又一个示例中，HS驱动器和LS驱动器可以被同步地关闭或开启。

有利地，即使在高速下，并联同步直通保护电路也可以与所有并联连接的半桥模块一起工作。可以理解，在每个半桥模块包括轻载驱动器或较小的驱动器的情况下，将被公开的并联连接的模块可能是特别合适和有用的。其原因是，较小的驱动器与较小的电容相关联，因此那些驱动器可以被轻松地配置为在较高速度下同步操作。所公开的电路还提供了用于模块散热的更好的热设计。它还以具有较低电流密度的简易PCB设计为特征。

在有线“或非”逻辑的示例中，每个模块的HS同步端子可以接收所有HS驱动器的开漏(open drain)输出，而LS同步端子可以接收LS驱动器的开漏输出。HS端子连接在一起，然后工作为“有线或非”。只要至少一个驱动器处于开启状态，或非逻辑就维持低电平，并使另一个驱动器保持关闭状态。当所有驱动器都关闭时，那么或非逻辑电平将逻辑电平更改为高，从而将开启信号释放给相反的驱动器。此功能确保并联连接的半桥模块的安全操作。

在有线“或”逻辑中，即使其中一个HS驱动器为开启，所有HS驱动器的组合状态也为开启；并且当感测到这一点后，半桥模块中的对应的直通防止电路将防止对应的LS驱动器开启。或者换句话说，直通防止电路将禁止对应的LS驱动器的开启。类似地，在有线“或”逻辑中，即使其中一个LS驱动器为开启，所有LS驱动器的组合状态也为开启；并且在这之后，对应的直通防止电路将防止对应的HS驱动器开启。或者换句话说，直通防止电路将禁止对应的LS驱动器的开启。

在有线“或非”逻辑中，即使其中一个HS驱动器为开启，所有HS驱动器的组合状态也为关闭；并且当感测到这一点后，对应的直通防止电路将使对应的HS驱动器保持关闭或防止其开启；或者换句话说，直通防止电路将禁止对应的LS驱动器的开启。类似地，在有线“或非”逻辑中，即使其中一个LS驱动器为开启，则所有LS驱动器的组合状态也为关闭；并且当感测到这一点后，对应的直通防止电路将使对应的HS驱动器保持关闭或将防止其开启；或者换句话说，直通防止电路将禁止对应的LS驱动器的开启。

在典型配置中，可以连接多个并联半桥模块以接收公共PWM信号、公共HS同步输入和公共LS同步输入、以及公共输出，以驱动电感负载。还应注意，所公开的配置是多用途配置。可以将其植入在AC-DC转换器或DC-DC转换器中。典型的应用可以在电机驱动器中。

图1是图示出包括单个半桥模块102、PWM控制器104、电感器L1 126和负载103的开关模式电源的标准配置100的图。半桥模块102还包括HS单元108和LS单元118。HS单元108还包括晶体管Q1 110和HS驱动器114。LS单元108还包括晶体管Q2 120、二极管D2 122、LS驱动器124和单个半桥直通保护单元116。二极管D1112和D2 122表示晶体管Q1 110和Q2 120的体二极管。当Q1 110导通时，Q2 120截止；而当Q2 120导通时，Q1 110截止。Q1 110的漏极端子耦合到正高电压Vhigh 101，而Q1 110的源极端子耦合到Q2 120的漏极。此外，Q2 120的源极端子耦合到电接地GND 105。晶体管Q110由HS驱动器114驱动，并且晶体管Q2 120由LS驱动器124驱动。驱动器124耦合在电压Vcc2与接地GND 105之间。在一个示例中，Vcc2为12V。驱动器114耦合在电压Vcc1和节点N1 111之间，该节点N1 111是晶体管Q1 110的源极端子和晶体管Q2 120的漏极端子。因此，可以理解，电压Vcc1可以等于节点N1 111处的电压Vcc1加上12V。

PWM控制器104被耦合为向半桥模块100提供信号PWM 106，以交替地导通和截止晶体管Q1 110和Q2 120。信号PWM 106由单个半桥直通保护单元116接收，后者继而开启或关闭驱动器114和124。可以注意到，单元116被设计和配置为确保在晶体管Q1 110和Q2 120的导通之间没有重叠。本领域技术人员可以理解，配置100是用于降压转换器的，并且因此负载103被连接在电感器L1 126之间，但是在其他配置中，负载可以以不同的方式连接。例如，对于升压转换器配置，可以将负载103与Vhigh 101交换。

图2是图示出包括多个半桥模块的开关模式电源的标准配置200的一部分的图。可以看出，配置200包括两个半桥模块——半桥1(half-bridge-1)202和半桥2(half-bridge-2)204。配置200与配置100共享许多共同特征和电路元件，诸如以类似的方式耦合到半桥模块——半桥1和半桥2的PWM控制器102和电感器L1 126。可以看出，半桥1和半桥2以并联的布置连接在PWM控制器102和电感器L1 126之间。半桥1和半桥2都可以是图1中所示的半桥模块102的示例。半桥模块202包括：HS单元208，该HS单元208包括具有体二极管D3 212的晶体管Q3 210，HS驱动器214；以及LS单元218，该LS单元218包括具有体二极管D4 222的晶体管Q4 220、LS驱动器224和单个半桥直通保护模块216。与图1中的节点N1 211类似，节点N2211是晶体管Q3 210和Q4 220之间的公共节点；并且节点N3 213是晶体管Q5 230和Q6 240之间的公共节点。

类似地，半桥模块204包括：HS单元228，该HS单元228包括具有体二极管D5 232的晶体管Q5 230，HS驱动器234；以及LS单元238，该LS单元238包括具有体二极管D6 242的晶体管Q6 240、LS驱动器244和单个半桥直通保护模块236。半桥1和半桥2均耦合在正高电压Vhigh(+ve)201和接地电压GND 105之间。

由于半桥1和半桥2并联连接，因此信号PWM 104被单桥直通保护模块216和236接收。本领域技术人员可以理解，PWM信号104被配置为同时开启或关闭HS驱动器214和224，这导致晶体管Q3 210和Q5 230也同时导通和截止。

类似地，PWM信号104被配置为同时开启或关闭LS驱动器224和244，这导致晶体管Q3 210和Q5 230也同时导通和截止。

如前所解释，在半桥模块202中，直通保护电路216被配置为确保在开启HS驱动器214之前LS驱动器224是关闭的，并且反之亦然。然而，直通保护电路216无法感测另一半桥模块204的HS驱动器的开启或关闭状态。因此，即使在另一模块B的HS驱动器234为开启时，它也可能开启LS驱动器224；并且反之亦然。

类似地，在半桥模块204中，直通保护电路236被配置为确保在开启HS驱动器234之前LS驱动器244是关闭的，并且反之亦然。然而，直通保护电路236无法感测另一半桥模块202的HS驱动器的开启或关闭状态。因此，即使在另一模块202的HS驱动器214开启时，它也可能开启LS驱动器224；并且反之亦然。通常，现有的多半桥模块配置具有以下缺点：当半桥模块中任何一侧(高侧或低侧)的驱动器开启时，来自另一模块的相对侧的驱动器可以被开启。这可导致在正高电压和接地之间流过非常大的电流，甚至会损坏电源。

图3是图示出图2的配置200中的现有半桥模块——半桥1和半桥2的示例输出波形的图。更具体地，图3中的波形图示出了当半桥202比半桥204快时在现有类型的并联半桥配置中的问题。

波形302、304图示出了半桥202的输出，并且波形306、308图示出了半桥204的输出。更具体地，波形302图示出了HS驱动器214为开启或关闭的状态；并且波形304图示出了LS驱动器224为开启或关闭的状态。类似地，波形306图示出了HS驱动器234为开启或关闭的状态；并且波形308图示出了LS驱动器244为开启或关闭的状态。

可以假设在时间t1 301处，HS驱动器214和234都从PWM控制器102接收开启信号，而LS驱动器224和244都可以从PWM控制器102接收关闭信号。但是，由于它们不同的固有传播延迟，它们可能在不同的时间被开启。在传播延迟td-A 307之后的时间t2 303处，半桥202的HS驱动器214被开启，而LS驱动器224被关闭。类似地，在传播延迟td-B 309之后的时间t3 305处，半桥204的HS驱动器234被开启，而LS驱动器244被关闭。如此，半桥202比半桥204更快。

然而，在时间t2 303和t3 305期间，当半桥204的LS驱动器244仍然开启时，半桥202的HS驱动器214已被开启。因此，在时间t2304和t3 305期间，如箭头313所示，大电流可以流过电源，从半桥202的HS单元208到半桥204的LS单元238。这是半桥204比半桥202慢时的情况。通常，在t2 303和t3 305期间的时间可以被认为是从半桥204到半桥202的传播延迟，用td-2–td-1 311图示出。

图4是图示出图2的配置200中的现有半桥模块——半桥1和半桥2的另一示例输出波形的图。更具体地，图4中的波形图示出了当半桥1 202比半桥2 204慢时在现有类型的并联半桥配置中的问题。

波形402、404图示出了半桥202的输出，并且波形406、408图示出了半桥204的输出。更具体地，波形402图示出了HS驱动器214为开启或关闭的状态；并且波形404图示出了LS驱动器224为开启或关闭的状态。类似地，波形406图示出了HS驱动器234为开启或关闭的状态；并且波形408图示出了LS驱动器244为开启或关闭的状态。

可以假设在时间t4 401处，HS驱动器214和234都从PWM控制器102接收开启信号，而LS驱动器224和244都可以从PWM控制器102接收关闭信号。但是，由于它们不同的固有传播延迟，它们可能在不同的时间被开启。在传播延迟td-B 409之后的时间t5 403处，半桥204的HS驱动器234被开启，而LS驱动器244被关闭。类似地，在传播延迟td-A 307之后的时间t6 405处，半桥202的HS驱动器214被开启，而LS驱动器234被关闭。如此，半桥202比半桥204慢。

然而，在时间t5 403和t6 405期间，当半桥202的LS驱动器224仍然开启时，半桥204的HS驱动器234已被开启。因此，在时间t5403和t6 405期间，如箭头413所示，大电流可以流过电源，从半桥204的HS单元228到半桥202的LS单元218。这是半桥204比半桥202快时的情况。通常，在t5 403和t6 405期间的时间可以被认为是从半桥204到半桥202的传播延迟，其用td-1–td-2 411图示出。

图5图示出了根据本公开实施例的具有多个半桥模块的示例配置500。配置500包括以并联方式耦合的多个半桥模块——半桥1 502、半桥2 504直至半桥N 508，其中根据设计，N可以是任何整数。在一个示例中，根据合理的设计考虑，N的最大值可以是二十。关于这一点的更多细节将在说明书中稍后进行解释。所有半桥模块被耦合为通过PWM控制器102接收PWM信号104。

根据实施例，每个个体的半桥模块包括并联同步器，其细节将在下面提供。每个半桥模块包括HS同步(同步)端子501(被示为同步HS-1、同步HS-2、直至同步HS-N)和LS同步(同步)端子503(被示为同步LS-1、同步LS-2、直至同步LS-N)。换句话说，每个半桥模块被耦合为接收HS同步信号——同步HS-1和LS同步信号。每个HS同步端子还指示其对应的HS驱动器的开启或关闭状态，并且每个LS同步端子指示其对应的LS驱动器的开启或关闭状态。

来自所有半桥模块的所有HS同步端子通过诸如有线“或”或有线“或非”之类的有线配置或任何合适的配置而耦合在一起；并且来自所有半桥模块的所有同步LS同步端子通过诸如有线“或”或有线“或非”之类的有线配置或任何合适的配置而耦合在一起。

由于有线配置，可以理解，针对每个个体的半桥模块的HS同步端子反映所有HS驱动器的组合状态或被配置为指示所有HS驱动器的组合状态；并且针对每个个体的半桥模块的LS同步端子反映所有LS驱动器的组合状态或被配置为指示所有LS驱动器的组合状态。

取决于被用于将HS同步端子耦合在一起的有线逻辑，由HS同步端子反映的HS驱动器的组合状态可以是开启或关闭。例如，如果所有HS同步端子均通过有线“或”逻辑耦合在一起，那么当任何一个HS驱动器开启时，组合状态将为开启；并且当所有HS驱动器都关闭时，组合状态将为关闭。类似地，取决于被用于将LS同步端子耦合在一起的有线逻辑，由LS同步端子反映的LS驱动器的组合状态可以是开启或关闭。例如，如果所有LS同步端子均通过有线“或”逻辑耦合在一起，那么当任何一个LS驱动器开启时，组合状态将为开启；并且当所有LS驱动器都关闭时，组合状态将为关闭。

作为另一示例，如果所有HS同步端子都通过有线“或非”逻辑耦合在一起，那么当任何一个HS驱动器开启时，组合状态将为关闭；并且当所有HS驱动器都关闭时，组合状态将为开启。类似地，如果所有LS同步端子都通过有线“或非”逻辑耦合在一起，那么当任何一个LS驱动器开启时，组合状态将为关闭；并且当所有LS驱动器都关闭时，组合状态将为开启。

每个半桥模块还被配置为生成输出信号VSW。在一个示例中，来自所有半桥模块(VSW-1、VSW-2、直至VSW-N)的所有输出信号如图所示耦合在一起。

更具体地，每个个体的半桥模块被配置为经由HS同步端子接收所有HS驱动器的组合状态，以及经由LS同步端子接收所有LS驱动器的组合状态；并基于组合状态进一步判定相对侧的驱动器(HS或LS驱动器)的期望状态。相对侧的驱动器的期望状态可以进一步被用来开启或关闭相对侧的驱动器。可以理解，在一个示例中，一侧的驱动器的组合状态与所有相对侧的驱动器的期望状态相反。

例如，如果假设所有HS同步端子和LS同步端子都通过有线“或”逻辑耦合在一起，那么借助于有线“或”逻辑，如果任何一个HS驱动器开启，那么所有HS驱动器的组合状态将为开启，使得每个个体半桥的HS同步端子为高。当每个个体的半桥模块感测到所有HS驱动器的组合开启状态时，LS驱动器的期望状态将被判定为关闭，然后对应的LS驱动器可以被关闭或可以被阻止开启。如此，在每个个体的半桥模块中，HS同步端子的高值可以被用来关闭LS驱动器，而HS同步端子的低值可以被用来开启LS驱动器。

类似地，如果任何一个LS驱动器开启，那么所有LS驱动器的组合状态开启，使得每个个体半桥的LS同步端子为高。当每个个体的半桥模块感测到所有LS驱动器的组合开启状态时，HS驱动器的期望状态将被判定为关闭，然后对应的HS驱动器可以被关闭或被阻止开启。如此，在每个个体的半桥模块中，LS同步端子的高值可以被用来关闭HS驱动器，而LS同步端子的低值可以被用来开启HS驱动器。在其他示例中，如果有线“或非”逻辑被用来耦合所有HS同步端子，那么组合状态可以具有不同的值。将关于图6来解释示例实现的进一步细节。

图6图示出了根据本公开实施例的用于半桥模块的并联同步器602的示例实现600，该半桥模块可以被包括在多半桥配置电源中。返回参考图5，从半桥1直到半桥n的每个个体的半桥模块包括并联同步器602。并联同步器，此后为同步器602，可以被集成为模块202的一部分。在一些示例中，它也可以以分立的方式被实现。

在一个示例中，同步器602被配置为经由同步HS-1端子501感测多半桥配置中包括的所有HS驱动器的组合状态，并将其提供给逻辑和定时电路622。类似地，同步器602被配置为经由同步LS端子503感测所有LS驱动器的组合状态，并将其提供给逻辑和定时电路622。

在一个示例中，同步HS-1 501和同步LS-1 503是双向端子。当被配置为输入时，同步HS-1 501和同步LS-1 503被耦合为分别感测所有HS驱动器和所有LS驱动器的组合状态。当被配置为输出时，同步HS-1 501和同步LS-1 503被耦合为分别输出HS驱动器214和LS驱动器224的状态。通常，当HS驱动器214被启用以接通晶体管Q1 210时，那么同步HS-1端子将被配置为输出，而相对侧的驱动器，在这种情况下是LS驱动器224，将被配置为输入。

同步器602包括逻辑和定时电路622、电阻器R1 610、反相器606、HS下拉晶体管Q7608、电阻器R2 620、反相器616和LS下拉晶体管Q8 618。电阻器R1 610、反相器606和HS下拉晶体管Q7 608被共同耦合以感测同步HS-1端子501；电阻器R2 620、反相器616和LS下拉晶体管Q8 618被共同耦合以感测同步LS-1端子503。在一些示例中，逻辑和定时电路622可以与LS驱动器214组合。

如以下将更详细解释的，在一个实施例中，在开启HS驱动器214之前，逻辑和定时电路622经由同步LS-1输入503感测所有LS驱动器的组合状态。如果所有LS驱动器的组合状态——也被称为组合LSD状态——为关闭，那么将允许HS驱动器被开启。如果组合LSD状态为开启，那么逻辑和定时电路将关闭HS驱动器214或阻止其开启。

类似地，在一个实施例中，在开启LS驱动器224之前，逻辑和定时电路622经由同步HS-1输入501感测所有HS驱动器的组合状态。如果所有HS驱动器的组合状态——也被称为组合HSD状态——为关闭，那么将允许LS驱动器被开启。如果组合HSD状态为开启，那么逻辑和定时电路将关闭LS驱动器214或阻止其开启。

图7是图示出根据本公开实施例的为半桥1模块202配置并联同步器602以及逻辑和定时电路622的附加细节的图。对于实现700，可以假设使用有线“或非”配置，将HS同步端子501与来自所有其他半桥模块的所有其他HS同步端子进行组合。因此，可以理解，如果任何半桥模块中的任何HS驱动器开启，那么该特定半桥模块的HS同步端子将为高；并且由于“或非”逻辑，因此所有HS驱动器的组合状态将为HS同步端子。

返回参考图6，可以理解，图7图示出了包括HS驱动器214的HS单元208和包括LS驱动器224的LS单元218的示例实现细节，以及它们与逻辑和定时电路以及并联同步器602的配置。

高侧单元还包括比较器710，该比较器710被耦合为通过将晶体管Q1 210的栅极电压Vg1 716与第一参考电压Vref1 718进行比较来输出HS驱动器状态信号725。HS驱动器状态信号725指示HS驱动器214的开启或关闭状态。当HS驱动器214开启时，栅极电压Vg1 716将开始增加，并且一旦它高于Vref1 718，比较器710的输出将变为高，从而使HS驱动器状态信号725为高。当HS驱动器214关闭时，栅极电压Vg1 716将开始减小，并且一旦它低于Vref1718，比较器710的输出将变为低，从而使HS驱动器状态信号725为低。

类似地，LS单元218包括比较器720，该比较器720被耦合为通过将晶体管Q2 220的栅极电压Vg2 724与第二参考电压Vref2 726进行比较来输出LS驱动器状态信号727。LS驱动器状态信号725指示LS驱动器224的开启或关闭状态。当LS驱动器224开启时，栅极电压Vg2 724将开始增加，并且一旦它高于Vref2 726，比较器720的输出将变为高，这继而使LS驱动器状态信号725为高。当LS驱动器224关闭时，栅极电压Vg2 724将开始减小，并且一旦它低于Vref2 726，比较器720的输出将变为低，从而使LS驱动器状态信号725为低。在其他示例中，可以存在被用来感测和指示HS驱动器状态或LS驱动器状态的其他逻辑。

在一个示例中，比较器710和722可以是逻辑和定时电路622的一部分。在其他示例中，它们可以被分别实现。

HS驱动器214和LS驱动器224都被耦合到逻辑和定时电路622以及并联同步器602。在一个示例中，逻辑和定时电路622还包括与门702、或非门704、触发器或SR锁存器706和708、以及反相器710、712、714。

本领域技术人员可以理解，与门702、或非门704、触发器或SR锁存器706、708、反相器710、712、714以及比较器710和722可以形成逻辑和定时电路622的逻辑部分；并且触发器或SR锁存器706、708可以形成逻辑和定时电路622的定时部分。

在一个示例中，如果HS驱动器状态信号为高，那么HS下拉晶体管Q7 608被导通，这将端子同步HS-1 501耦合到接地203。如果HS驱动器状态信号为低，那么HS下拉晶体管Q7608被截止，这将经由拉电阻器R1 610将端子同步HS-1 501耦合到Vcc。

类似地，在一个示例中，如果LS驱动器状态信号为高，那么LS下拉晶体管Q8 618被导通，这将端子同步LS-1 503耦合到接地203。如果HS驱动器状态信号为低，那么HS下拉晶体管Q7 608被截止，这将经由拉电阻器R2 620将端子同步LS-1 503耦合到Vcc。

如前所解释的，同步HS-1 501与其他半桥模块的其他HS同步端子耦合在一起，而同步LS-1 503与其他半桥模块的其他LS同步端子耦合在一起。如此，同步HS-1 501和LS-1503端子将分别指示HS驱动器214和LS驱动器224的状态。可以理解，同步HS-1 501和同步LS-1 503因此被配置为分别影响组合HSD状态或组合LSD状态。

另外，HS-1 501和同步LS-1 503端子也被配置为分别受到其他HS同步端子LS端子的影响，这将在下面解释。

如果来自任何其他半桥模块的任何其他HS驱动器开启，那么对应的HS同步端子将开启。在一个示例中，借助于有线“或非”逻辑，组合HSD状态将随后为低，这继而将使同步HS-1 501端子为低。

在一个示例中，输入同步HS-1 501可以具有逻辑高值或逻辑低值，其由反相器606反相以生成输出B 611。与门702和或非门704二者都被耦合为接收信号B 611。如前所解释的，由于HS同步端子使用或非逻辑耦合在一起，因此，如果任何HS驱动器为开启，那么所有HS驱动器的组合状态将为开启，并且同步HS-1 501端子将为低，从而使信号B 611为高，这进而使或非门704的输出为低。或非门704的输出被耦合为启用或禁用LS驱动器224。或非门704的高输出启用LS驱动器224，而或非门704的低输出禁用LS驱动器224。因此，同步HS-1501的低值将禁用LS驱动器224，这将使晶体管Q2 220截止。

类似地，在一个示例中，输入同步器LS-1 503可以具有逻辑高值或逻辑低值，其由反相器616反相以生成输出D 621。与门702和或非门704二者都被耦合为接收信号D 621。如前所解释的，由于LS同步端子使用或非逻辑耦合在一起，因此，如果任何LS驱动器为开启，那么所有LS驱动器的组合状态将为开启，并且同步LS-1 503端子将为低，从而使信号D 611为高，这进而使或非门704的输出为低。或非门704的低输出将禁用LS驱动器224。因此，同步HS-1 501的低值将禁用LS驱动器224，这将使晶体管Q2 220截止。可以理解，当晶体管Q2220截止时，Vg2将开始下降，并将使比较器720的输出为高，这将进一步禁用与门702，这继而将禁用HS驱动器214。

在一个示例中，在接收到正的PWM信号104和正的使能信号722时，逻辑和定时电路622被配置为开启HS驱动器214；并且在接收到负的PWM信号104和负的使能信号722时，逻辑和定时电路622被配置为开启LS驱动器224。然而，根据一个实施例，逻辑和定时电路被配置为确保在开启任何一侧的驱动器之前关闭相对侧的驱动器。此特征被实现如下。与门702和或非门704均被配置为在接收到正的PWM 104和正的使能信号722时开启HS驱动器；并且在接收到负的PWM 104和负的使能信号722时开启LS驱动器。

在接收到正的PWM信号104和正的使能信号722时，逻辑和定时电路622可以继续感测同步HS-1 501端子的值。如果HS-1 501端子为高，由于或非逻辑，这指示组合HSD状态为低，意味着任何半桥模块中的任何HS驱动器都不开启，那么信号B 611的值将为低。此时，如果其他输入PWM 104和使能信号722也为零，那么或非门704的输出将为高，从而开启LS驱动器224。

类似地，在接收到负的PWM信号104和负的使能信号722时，逻辑和定时电路622可以继续感测同步LS-1 503端子的值。如果同步LS-1 503端子为低，由于或非逻辑，这指示组合的LSD状态为高，意味着任何半桥模块中的至少一个LS驱动器为开启，那么信号D 621的值将为高。此时，或非门704的输出将为低，从而关闭LS驱动器224。LS驱动器224的开启状态将使比较器的输出为高，这将禁用与门702，这将进一步禁用HS驱动器214。一些其他电路连同与门702一起可以开启HS驱动器214。

本领域技术人员将能够理解，如此，逻辑和定时电路622被配置为同步所有HS驱动器和所有LS驱动器的开启和关闭。简要地返回参考图5，可以通过Q7或Q8 N沟道MOSFET下拉驱动能力来判定并联连接的半桥模块的数量的最大值N。

图8图示出了示例逻辑实现800，其等效于图7中所示的实现，并且其可以被包括在并联连接的每个半桥模块中。图8包括被配置为驱动HS晶体管Q1 210的HS驱动器214和被配置为驱动LS晶体管Q2 220的LS驱动器224。图8还包括比较器710和720，比较器710和720被配置为分别经由HS驱动器状态信号725指示HS驱动器214的状态以及经由LS驱动器状态信号727指示LS驱动器224的状态，如先前关于图7所解释的那样。在图8中还包括与门804和814以及或非门802和812。HS驱动器状态信号725被耦合到晶体管Q7 608的栅极A613。或非门812也被耦合为从所有其他半桥模块接收所有其他HS驱动器815的状态。

类似地，LS驱动器状态信号727耦合到晶体管Q8 618的栅极C623。或非门802也被耦合为从所有其他半桥模块接收所有其他LS驱动器805的状态。HS驱动器214由与门804启用，而LS驱动器224由与门814启用。PWM信号104耦合到与门804和814的第一输入。可以看出，与门804的第二输入被耦合为经由或非门802接收组合LS驱动器状态801。与门814的第二输入被耦合为经由或非门812接收组合HS驱动器状态814。如本领域技术人员应该理解的那样，如果或非门802的任何输入为高，则其输出将为低；换句话说，如果任何LS驱动器开启，则或非门802的输出将为低。或非门802的低输出将禁用与门804，这将进一步防止HS驱动器214开启。此外，当所有LS驱动器都关闭时，与门804将开启HS驱动器214。

类似地，如果或非门812的任何输入为高，则其输出将为低；换句话说，如果任何HS驱动器开启，则或非门812的输出将为低。或非门812的低输出将禁用与门814，这将进一步防止LS驱动器224开启。此外，当所有HS驱动器都关闭时，与门814将开启LS驱动器224。如此，可以确保没有同时开启HS驱动器和LS驱动器，这可以帮助避免任何两个半桥模块之间的直通电流。

还可以存在附加的定时电路，该附加的定时电路被配置为与图8中所示的逻辑电路一起起作用。该定时电路可以被配置为将HS驱动器和LS驱动器的开启和关闭与PWM信号104同步。

在以上说明书中，术语“功率转换器”和“电源”可以互换使用以意指相同的事物。术语“耦合到”、“配置为”、“可操作为”可互换使用以意指相同的事物。

图9是图示出了根据本公开实施例的用于多个半桥模块的示例输出波形的图，该多个半桥模块包括并联同步器并且如图5的配置500中所示那样被并联连接。为了说明的目的，考虑了两个模块：半桥1502和半桥2 504。

波形902、904图示出了半桥1的输出，并且波形906、908图示出了半桥2的输出。波形902图示出了包括在半桥1中的HS驱动器214的开启或关闭状态；并且波形904图示出了包括在半桥1中的LS驱动器224的开启或关闭状态。类似地，波形906图示出了包括在半桥2中的HS驱动器234的开启或关闭状态；并且波形908图示出了包括在半桥2中的LS驱动器244的开启或关闭状态。

可以假设在时间t7 901处，HS驱动器214和234都从PWM控制器102接收开启信号，而LS驱动器224和244都从PWM控制器102接收关闭信号。从波形906、908和909可以看出，半桥2的HS驱动器234在时间t9 905处开启，而LS驱动器244在时间t9 905处关闭。

假设半桥1的HS驱动器214和LS驱动器224比半桥2的HS驱动器234和LS驱动器244快，在没有并联同步器602的情况下，在时间t8 903处HS驱动器214将会开启并且LS驱动器224将关闭，如图3中所示。

然而，由于半桥1和半桥2都被同步，所以在时间t9 905处以及半桥2驱动器处，LS驱动器224关闭，而HS驱动器214现在开启。可以看出，由于两个HS驱动器现在都被同步，所以它们将在t9 905处同时开启；并且LS驱动器224和244在t9 905处同时关闭。

在以上说明书中，诸如触发器或其他数字电路之类的一些常见电子电路可以由从锁相环(PLL)派生的片上振荡器、晶体振荡器或生成时钟的任何其他常规方法来进行钟控。在其他实施例中，时钟也可以是外部的。

尽管已经参考本发明的优选实施例对本发明的实施例进行了具体描述，但是对于本领域普通技术人员应该显而易见的是，在不脱离本公开的精神和范围的情况下，可以对形式和细节进行改变和修改。所附权利要求旨在涵盖这些改变和修改。

Claims (14)

1.一种用于开关模式电源的交叉传导防止电路，所述开关模式电源被耦合为接收输入电压、输入电流，并向包括并联连接的多个半桥电路的负载提供输出电压和输出电流，

所述多个半桥电路中的每一个半桥电路均包括：

高侧(HS)驱动器和低侧(LS)驱动器，

所述HS驱动器和所述LS驱动器均具有开启状态和关闭状态，

所述HS驱动器和所述LS驱动器均被耦合为响应于脉宽调制信号(PWM)信号而从开启状态变为关闭状态，并且反之亦然，

所述交叉传导防止电路包括：

每个半桥电路中的每个HS驱动器都被配置为输出其自己的状态，并且被配置为在开启之前经由LS同步(sync)信号感测所有LS驱动器的组合状态，

每个半桥电路中的每个LS驱动器都被配置为输出其自己的状态，并且还被配置为在开启之前经由LS同步信号感测所有HS驱动器的组合状态，

其中所有HS驱动器被耦合为：仅当所有LS驱动器的所述组合状态为关闭时，以同步的方式从所述关闭状态变为所述开启状态，以及

其中所有LS驱动器被耦合为：仅当所有HS驱动器的所述组合状态为关闭时，以同步的方式从所述关闭状态变为所述开启状态，以防止从任何HS驱动器到任何LS驱动器的任何电流，或者反之亦然。

2.根据权利要求1所述的电路，其中所述多个半桥电路中的每个半桥电路的每个HS同步信号使用有线连接而耦合到其余所述多个半桥电路中的每个其他HS同步信号；

其中所述多个半桥电路中的每个半桥电路的每个LS同步信号使用有线连接而耦合到其余所述多个半桥电路中的每个其他LS同步信号。

3.根据权利要求2所述的电路，其中

当任何HS驱动器为所述开启状态时，所有HS驱动器的所述组合状态为开启，

当所有HS驱动器为所述关闭状态时，所有HS驱动器的所述组合状态为关闭，

当任何LS驱动器为所述开启状态时，所有LS驱动器的所述组合状态为开启，以及

当所有LS驱动器为所述关闭状态时，所有LS驱动器的所述组合状态为关闭。

4.根据权利要求1所述的电路，还包括：

HS输入/输出(I/O)电路，

LSI/O电路，

逻辑电路，和

定时电路。

5.根据权利要求4所述的电路，其中，所述HSI/O电路还包括：

第一上拉电阻器，所述第一上拉电阻器被耦合为在所述HS驱动器关闭时将所述HS同步信号连接到非零电压，

第一下拉晶体管，所述第一下拉晶体管被配置为在所述HS驱动器开启时将所述HS同步信号连接到接地；和

第一反相器，

其中所述LSI/O电路还包括：

第二上拉电阻器，所述第二上拉电阻器被耦合为在所述LS驱动器关闭时将所述LS同步信号连接到非零电压，

第二下拉晶体管，所述第二下拉晶体管被配置为在所述LS驱动器开启时将所述LS同步信号连接到接地，和

第二反相器。

6.根据权利要求4所述的电路，其中所述逻辑电路包括：

或非门，

与门，

第一比较器，所述第一比较器被耦合为将漏极至源极电压或栅极至源极电压或与所述HS晶体管的漏极电流成比例的电压与第一参考电压进行比较；

其中当所述漏极至源极电压或所述栅极至源极电压或与所述HS驱动器的漏极电流成比例的电压中的任何一项高于所述第一参考电压时，所述第一比较器的输出为高，其中

当所述漏极至源极电压或所述栅极至源极电压或与所述HS驱动器的漏极电流成比例的电压中的任何一项低于所述第一参考电压时，所述第一比较器的输出为低，其中

当所述第一比较器的输出为高，指示所述HS驱动器开启时，所述第一下拉晶体管导通；其中

当第一比较器的输出为低，指示所述HS驱动器关闭时，所述第一下拉晶体管截止；

所述逻辑电路还包括：

第二比较器，所述第二比较器被耦合为将漏极至源极电压或栅极至源极电压或与所述LS晶体管的漏极电流成比例的电压与第二参考电压进行比较；

其中当所述漏极至源极电压或所述栅极至源极电压或与所述LS驱动器的漏极电流成比例的电压中的任何一项高于所述第一参考电压时，所述第二比较器的输出为高，其中

当所述漏极至源极电压或所述栅极至源极电压或与所述LS驱动器的漏极电流成比例的电压中的任何一项低于所述第一参考电压时，所述第二比较器的输出为低，其中

当所述第二比较器的输出为低，指示所述LS驱动器开启时，所述第二下拉晶体管截止；以及其中

当所述第二比较器的输出为低，指示所述HS驱动器关闭时，所述第二下拉晶体管截止。

7.根据权利要求6所述的电路，其中

当所述HS同步信号为高，指示所有HS驱动器的所述组合状态为关闭时，所述与门和所述或非门一起被耦合为开启所述LS驱动器，以及其中

当所述LS同步信号为高，指示所有LS驱动器的所述组合状态为关闭时，所述与门和所述或非门一起被耦合为开启所述HS驱动器。

8.一种用于防止开关模式电源的交叉传导的方法，所述开关模式电源被耦合为接收输入电压、输入电流，并向包括并联连接的多个半桥电路的负载提供输出电压和输出电流，

所述多个半桥电路中的每一个半桥电路均包括：

高侧(HS)驱动器和低侧(LS)驱动器，

所述HS驱动器和所述LS驱动器均具有开启状态和关闭状态，

所述HS驱动器和所述LS驱动器均被耦合为响应于脉宽调制信号(PWM)信号而从开启状态变为关闭状态，并且反之亦然，

所述方法包括：

将每个半桥电路中的每个HS驱动器配置为输出其自己的状态，并在被开启之前经由LS同步(sync)信号来感测所有LS驱动器的组合状态，

将每个半桥电路中的每个LS驱动器配置为输出其自己的状态，并在被开启之前经由LS同步信号来感测所有HS驱动器的组合状态，

将所有HS驱动器耦合为：仅当所有LS驱动器的所述组合状态为关闭时，以同步的方式从所述关闭状态变为所述开启状态，

将所有LS驱动器耦合为：仅当所有HS驱动器的所述组合状态为关闭时，以同步的方式从所述关闭状态变为所述开启状态，以及

防止从任何HS驱动器到任何LS驱动器的任何电流，或反之亦然。

9.根据权利要求8所述的方法，还包括：

使用有线连接，将所述多个半桥电路中的每个半桥电路的每个HS同步信号耦合到其余所述多个半桥电路中的每个其他HS同步信号；以及

使用有线连接，将所述多个半桥电路中的每个半桥电路的每个LS同步信号耦合到其余所述多个半桥电路中的每个其他LS同步信号。

10.根据权利要求9所述的方法，其中

当任何HS驱动器为所述开启状态时，所有HS驱动器的所述组合状态为开启，

当所有HS驱动器为所述关闭状态时，所有HS驱动器的所述组合状态为关闭，

当任何LS驱动器为所述开启状态时，所有LS驱动器的所述组合状态为开启，以及

当所有LS驱动器为所述关闭状态时，所有LS驱动器的所述组合状态为关闭。

11.根据权利要求8所述的方法，还包括：

HS输入/输出(I/O)电路，

LSI/O电路，

逻辑电路，以及

定时电路。

12.根据权利要求8所述的方法，还包括：

当所述HS驱动器关闭时，经由HS输入/输出(I/O)电路将所述HS同步信号连接到非零电压，

当所述HS驱动器开启时，经由配置的第一下拉晶体管将所述HS同步信号连接到接地，

当所述LS驱动器关闭时，经由LS输入/输出(I/O)电路将所述LS同步信号连接到非零电压，

当所述LS驱动器开启时，经由第二下拉晶体管和第二反相器将所述LS同步信号连接到接地。

13.根据权利要求11所述的方法，其中，所述逻辑电路包括：

或非门，

与门，所述方法还包括：

经由第一比较器，将漏极至源极电压或栅极至源极电压或与所述HS晶体管的漏极电流成比例的电压与第一参考电压进行比较；

当所述漏极至源极电压或所述栅极至源极电压或与所述HS驱动器的漏极电流成比例的电压中的任何一项高于所述第一参考电压时，将所述第一比较器的输出配置为高，其中

当所述漏极至源极电压或所述栅极至源极电压或与所述HS驱动器的漏极电流成比例的电压中的任何一项低于所述第一参考电压时，将所述第一比较器的输出配置为低，其中

当所述第一比较器的输出为高，指示所述HS驱动器开启时，使所述第一下拉晶体管导通；以及其中

当所述第一比较器的输出为低，指示所述HS驱动器关闭时，使所述第一下拉晶体管截止；

经由第二比较器，将漏极至源极电压或栅极至源极电压或与所述LS晶体管的漏极电流成比例的电压与第二参考电压进行比较；

当所述漏极至源极电压或所述栅极至源极电压或与所述LS驱动器的漏极电流成比例的电压中的任何一项高于所述第一参考电压时，将所述第二比较器的输出配置为高，其中

当所述漏极至源极电压或所述栅极至源极电压或与所述LS驱动器的漏极电流成比例的电压中的任何一项低于所述第一参考电压时，将所述第二比较器的输出配置为低，

当所述第二比较器的输出为高，指示所述LS驱动器开启时，使所述第二下拉晶体管导通；以及

当所述第二比较器的输出为低，指示所述LS驱动器关闭时，使所述第二下拉晶体管截止。

14.一种电源，包括：

并联连接的多个半桥电路，每个半桥电路包括至少一个驱动器，所述至少一个驱动器被耦合在高电压电源和接地之间并且由PWM信号控制；和

交叉传导防止电路，所述交叉传导防止电路被配置为致使每个半桥电路中的所述至少一个驱动器与每个其他半桥电路中的所述至少一个驱动器同步。

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