CN111694303A - 一种基于cpld的fpga可靠加载的方法 - Google Patents

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封安
原晨
吴志川
宛然
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Abstract

本发明提出了一种基于CPLD的FPGA可靠加载方法，包括以下步骤：加载步骤：CPLD的加载逻辑控制模块通过FPGA的DONE信号，检测FPGA加载成功与否。如果未加载成功，则置FPGA的PROGRAM信号有效，启动FPGA从PROM中再加载。复位步骤：CPLD的复位控制逻辑通过对FPGA的输出DONE信号和MAX706的复位输出RESET#信号处理，以保证FPGA再加载后FPGA内部逻辑可正常工作。该方法不依赖处理器CPU，纯硬件架构实现，该方法可靠性高，通用性好，使用过程稳定可靠，在航空航天领域具有广阔的应用前景。

Description

一种基于CPLD的FPGA可靠加载的方法
技术领域
本发明属于机载计算机领域，涉及一种FPGA配置文件的可靠加载的方法。
背景技术
某型飞机机电管理分系统的远程接口单元设置有独立控制模块，实现火警监控告警和机翼折叠控制功能。独立控制模块采用纯硬件实现，选择FPGA作为控制器。系统上电后，FPGA从PROM中加载配置文件(PROM和FPGA是两个独立的器件)，然后执行控制逻辑。
在以往机载产品中，因为电源抖动等因素出现过多起FPGA加载不成功，引起产品降级或输入输出异常，导致产品不能正常工作，因为有必要提供一种FPGA配置文件的可靠加载的方法。
发明内容
本发明目的：提出了一种FPGA的可靠加载方法，实现FPGA在加载失败时，能够进行FPGA再加载，从而保证了机载产品的可靠性。
为实现上述目的，本发明提出以下技术方案：
一种基于CPLD的FPGA可靠加载的方法，包括：
加载步骤：系统上电后，CPLD通过检测FPGA的DONE信号，判断FPGA当前加载成功与否；如果未加载成功，则CPLD置FPGA的PROGRAM信号有效，使能FPGA启动自身加载程序从PROM中再加载；
复位步骤：CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑运算，得出FPGA的复位输入信号RESET#，以保证FPGA再加载后FPGA内部逻辑正常工作。
进一步地，所述加载步骤和复位步骤，是基于CPLD内部设置的再加载控制逻辑电路和复位控制逻辑电路分别实现的。本发明可使用纯硬件架构实现，在加载和再加载过程中不需要处理器CPU干预，加载速度更快，故障模式更少。
进一步地，所述CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑与运算，输出信号作为FPGA的复位输入信号RESET#，FPGA的复位输入信号RESET#为低电平有效。
进一步地，在FPGA加载过程中，FPGA的DONE输出引脚输出低电平；在FPGA加载完成后，FPGA的DONE输出引脚输出高电平；所述判断FPGA当前加载成功与否，具体是检测到FPGA的DONE信号为低电平持续设定时长，则判定为加载失败；在FPGA加载完成后，FPGA的PROGRAM输入引脚一直为高；所述CPLD置FPGA的PROGRAM信号有效，具体是CPLD将PROGRAM输入引脚先拉低再拉高形成触发脉冲，从而使能FPGA启动自身加载程序进行再加载。
进一步地，系统上电后，如果检测到FPGA的DONE信号为低电平持续500ms，判定为加载失败，则CPLD置FPGA的PROGRAM信号低电平脉冲持续300ns，FPGA检测到PROGRAM信号为低则启动自身加载程序进行再加载。
一种实现上述基于CPLD的FPGA可靠加载的方法的系统，包括FPGA、CPLD和复位监控芯片；所述CPLD内部设置有再加载控制逻辑电路和复位控制逻辑电路；
所述CPLD的引脚包括：复位输入引脚RST、复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG；
所述FPGA的引脚包括PROGRAM输入引脚、DONE输出引脚和复位输入引脚RESET#；
所述复位监控芯片的引脚包括复位输出引脚RESET#；
复位监控芯片的复位输出引脚RESET#与CPLD的复位输入引脚RST连接，CPLD的复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG分别对应连接FPGA的复位输入引脚RESET#、DONE输出引脚、PROGRAM输入引脚。
进一步地，所述复位监控芯片的引脚还包括手动复位输入引脚MR。
进一步地，该系统还包括处理器PowerPC，所述CPLD还设置有复位处理器输出引脚CPU_RST，与处理器PowerPC的复位输入引脚RST#连接，该复位输入引脚RST#为低电平有效。
进一步地，所述复位控制逻辑电路包括逻辑与门，逻辑与门的两个输入端分别为复位输入引脚RST和FPGA加载指示输入引脚DONE_I，输出端为复位FPGA输出引脚FPGA_RST，FPGA的复位输入信号RESET#为低电平有效。
本发明应用于机载产品，能够在FPGA加载不成功时，进行FPGA再加载(FPGA再次从PROM中加载配置文件)，从而保证了机载产品的可靠性。本发明具体有以下优点：
1、采用CPLD实现，不需要增加任何外围扩展电路，可控制研发成本；
2、采用纯硬件架构实现，不需要处理器干预，加载速度更快，实时性高；
3、FPGA加载成功与否，不影响处理器的正常工作；
4、使用此方法可减少使用一片监控芯片MAX706；
5、使用器件少，硬件设计简单，故障模式更少；
6、不会对机载其他产品产生影响。
附图说明
图1为本发明的系统原理示意图。
图2为CPLD再加载逻辑控制示意图。
图3为CPLD复位逻辑控制示意图。
具体实施方式
以下结合附图，通过实施例进一步详述本发明。
a、基于CPLD的FPGA可靠加载的硬件设计
本实施例由纯硬件进行设计，加载和再加载步骤不需要处理器CPU干预。如图1所示，该系统由复位监控芯片、CPLD和FPGA组成；复位监控芯片MAX706的MR脚为手动复位输入引脚，RESET#为复位输出引脚；FPGA的DONE脚为FPGA加载成功与否的指示引脚，PROGRAM脚为控制FPGA再加载引脚(当PROGRAM为低电平时，FPGA进行再加载)；处理器PowerPC的RST#脚为处理器的复位输入引脚；PROM为存放配置文件的非易失存储器，该存储器通过FPGA厂商的编程线缆进行配置文件的烧写，在再加载过程中不需要更新PROM中的配置文件。
b、FPGA加载步骤的设计
如图2所示，FPGA加载步骤通过CPLD中的再加载逻辑控制，其中FPGA的DONE引脚为再加载逻辑控制的输入，PROG为输出，再加载控制逻辑通过对DONE信号的检测判断FPGA首次加载是否成功，如果DONE信号低电平持续500ms加载不成功(低电平持续时间根据所要加载的配置文件大小设定，满足正常加载所需时长)，则置PROG低电平脉冲持续300ns(根据FPGA器件型号设定，满足使能条件)，启动FPGA的再加载功能，FPGA检测到PROG信号为低则启动自身加载程序进行再加载，通过加载和再加载确保FPGA能成功的加载，避免产品快速降级。
c、FPGA复位逻辑的设计
如图3所示，为了保证FPGA在加载完成后FPGA内部逻辑能正常工作，将复位监控芯片MAX706的复位输出RESET#与FPGA的DONE信号处理后再进行FPGA的复位。具体是设置逻辑与门，与门的两个输入端分别接FPGA的DONE信号(变高后延迟5ms再变高)和MAX706的复位输出RESET#信号，与门的输出端接FPGA的复位输入端。
另外，为了保证处理器和FPGA内部逻辑的正常工作，将处理器的复位输入RST#与MAX706的复位输出引脚RESET#直接相接，实现了处理器在外部手动复位和上电复位有效情况下复位，保证了处理器的正常工作与FPGA的加载成功与否无关。
本实施例中，处理器工作和复位不受FPGA加载成功与否而影响，处理器的复位输入信号RST#为低电平有效；FPGA内部逻辑的正常工作和复位受MAX706的复位输出和FPGA的加载成功与否影响，FPGA的复位输入信号RESET#为低电平有效。可以看出，本实施例与常规方法相比，在FPGA的加载和再加载过程中不需要处理器CPU干预协助(不依赖处理器CPU)，通用性好；加载和再加载过程使用纯硬件架构实现，加载和再加载过程中不需要更新PROM中的配置文件，加载速度快，实时性高，设计简洁，故障模式少，在航空航天等领域具有广阔的应用前景。

Claims (9)

1.一种基于CPLD的FPGA可靠加载的方法，其特征在于，包括：
加载步骤：系统上电后，CPLD通过检测FPGA的DONE信号，判断FPGA当前加载成功与否；如果未加载成功，则CPLD置FPGA的PROGRAM信号有效，使能FPGA启动自身加载程序从PROM中再加载；
复位步骤：CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑运算，得出FPGA的复位输入信号RESET#，以保证FPGA再加载后FPGA内部逻辑正常工作。
2.根据权利要求1所述的基于CPLD的FPGA可靠加载的方法，其特征在于：所述加载步骤和复位步骤，是基于CPLD内部设置的再加载控制逻辑电路和复位控制逻辑电路分别实现的。
3.根据权利要求1所述的基于CPLD的FPGA可靠加载的方法，其特征在于：所述CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑与运算，输出信号作为FPGA的复位输入信号RESET#，FPGA的复位输入信号RESET#为低电平有效。
4.根据权利要求1或2所述的基于CPLD的FPGA可靠加载的方法，其特征在于：
在FPGA加载过程中，FPGA的DONE输出引脚输出低电平；在FPGA加载完成后，FPGA的DONE输出引脚输出高电平；所述判断FPGA当前加载成功与否，具体是检测到FPGA的DONE信号为低电平持续设定时长，则判定为加载失败；
在FPGA加载完成后，FPGA的PROGRAM输入引脚一直为高；所述CPLD置FPGA的PROGRAM信号有效，具体是CPLD将PROGRAM输入引脚先拉低再拉高形成触发脉冲，从而使能FPGA启动自身加载程序进行再加载。
5.根据权利要求4所述的基于CPLD的FPGA可靠加载的方法，其特征在于：系统上电后，如果检测到FPGA的DONE信号为低电平持续500ms，判定为加载失败，则CPLD置FPGA的PROGRAM信号低电平脉冲持续300ns，FPGA检测到PROGRAM信号为低则启动自身加载程序进行再加载。
6.一种实现权利要求1所述基于CPLD的FPGA可靠加载的方法的系统，包括FPGA，其特征在于，还包括CPLD和复位监控芯片；所述CPLD内部设置有再加载控制逻辑电路和复位控制逻辑电路；
所述CPLD的引脚包括：复位输入引脚RST、复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG；
所述FPGA的引脚包括PROGRAM输入引脚、DONE输出引脚和复位输入引脚RESET#；
所述复位监控芯片的引脚包括复位输出引脚RESET#；
复位监控芯片的复位输出引脚RESET#与CPLD的复位输入引脚RST连接，CPLD的复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG分别对应连接FPGA的复位输入引脚RESET#、DONE输出引脚、PROGRAM输入引脚。
7.根据权利要求6所述的系统，其特征在于，所述复位监控芯片的引脚还包括手动复位输入引脚MR。
8.根据权利要求6所述的系统，其特征在于，还包括处理器PowerPC，所述CPLD还设置有复位处理器的输出引脚CPU_RST，与处理器PowerPC的复位输入引脚RST#连接，该复位输入引脚RST#为低电平有效。
9.根据权利要求6所述的系统，其特征在于，所述复位控制逻辑电路包括逻辑与门，逻辑与门的两个输入端分别为复位输入引脚RST和FPGA加载指示输入引脚DONE_I，输出端为复位FPGA输出引脚FPGA_RST，FPGA的复位输入信号RESET#为低电平有效。
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