CN110134549A - 一种fpga的重加载电路 - Google Patents

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Abstract

本发明属于机载计算机领域，提出一种FPGA的重加载电路。该电路包括：微处理器监控芯片；第一与门；第二与门；微处理器监控芯片通过第一与门和第二与门连接至FPGA。

Description

一种FPGA的重加载电路
技术领域
本发明属于机载计算机领域，提出一种FPGA的重加载方法。
背景技术
本发明应用于某型飞机机电管理分系统的远程接口单元中。在以往机载产品中，因为电源抖动等多种因素出现过多起FPGA加载不成功，引起产品降级或输入输出异常，导致产品不能正常工作。因此设计FPGA的重加载功能，在机载产品的设计中越来越重要。
发明内容
发明目的：
提出了一种FPGA的重加载电路，实现电源抖动重新建立和系统工作异常引起狗叫后的FPGA重加载。
技术方案：
第一方面，一种FPGA的重加载电路，其特征在于，包括：
微处理器监控芯片；
第一与门；
第二与门；
微处理器监控芯片通过第一与门和第二与门连接至FPGA。
可选地，还包括：充放电电路，用于对微处理器的手动复位引脚进行充放电控制。
可选地，充放电模块通过RC电路实现。
可选地，微处理器监控芯片是SM706T微处理器监控芯片。
可选地，微处理器监控芯片的复位引脚和电源错误指示输出引脚连接至第一与门的输入端，第一与门的输出端连接至FPGA的复位引脚。
可选地，微处理器监控芯片的狗叫信号引脚和电源错误指示输出引脚连接至第二与门的输入端，第二与门的输出端连接至FPGA的加载控制引脚。
可选地，微处理器监控芯片的供电电源通过分压电路连接至电源错误指示输入引脚。
可选地，微处理器监控芯片的手动复位引脚连接至FPGA的加载完成指示引脚；微处理器监控芯片的看门狗输入引脚连接至FPGA的喂狗引脚；微处理器监控芯片的狗叫输出引脚连接至FPGA的狗叫输出引脚。
有益效果：
本发明提出了一种FPGA的重加载电路，可以实现电源抖动重新建立和系统工作异常引起狗叫后的FPGA重加载，避免FPGA加载不成功，产品快速降级。
附图说明
图1是电路架构图。
具体实施方式
以下结合附图具体说明。
1、FPGA的重加载方式
本发明选用的FPGA型号为XC4VLX25-11FFG668I，IO工作电压为3.3V,核电压为1.2V。FPGA加载完成后，FPGA的加载控制引脚(PROGRAM)信号一直为高。重加载时，需要将PROGRAM先拉低，后拉高，PROGRAM最小脉冲时间是400ns。该重加载方式不局限于该型号FPGA，不同FPGA的ROGRAM最小脉冲时间略有差异，需要参照具体芯片手册。
2、SM706T的电源监控和复位设计
SM706T具有电压监控功能。当电源错误指示输入引脚(PFI)电压低于1.25V时，其电源错误指示输出引脚(PFO)输出低电平，高于1.25V时输出高电平。本发明采用电阻分压对3.3V进行监控，分压电阻阻值R3和R4分别为1.37KΩ和1KΩ。当3.3V低于2.96V时，PFO输出低电平。FPGA对SM706T进行喂狗，间隔时间20ms。SM706T的狗叫时间1.6s(最大2.2s)。系统正常工作时，狗叫信号(WDO)输出高电平，当FPGA工作异常，未进行喂狗操作时，狗叫信号WDO输出低电平。SM706T在复位期间，狗叫信号WDO保持高电平。将WDO信号接到SM706T的手动复位(MR)引脚，当MR引脚为低电平时，引起SM706T复位。MR引脚过电阻R1和R2分压进行上拉，同时R2旁并联电容接到地，通过设置电阻和电容的参数，对MR引脚电平的变化时间进行调整。R1取值4.7KΩ，R2取值为100KΩ，C1取值为1uF，通过仿真可知，MR引脚由高电平变为低电平的时间为10.07us，由低电平变为高电平的时间为6.4ms。因此，当FPGA工作异常，引起狗叫后，WDO输出低电平，导致SM706T复位，复位后，SM706将WDO驱动为高，SM706T复位结束，WDO由低变高的时间是6.4ms，满足PROGRAM的最小脉冲时间要求。此外，将FPGA的加载完成指示引脚(DONE)接到SM706T的MR引脚，可以保证在FPGA加载完成后，电路仍然有一个有效的复位信号，保证电路的初态。
3、FPGA的重加载设计
将PFO信号和WDO信号相与后，接到FPGA的PROGRAM引脚，当任意一个信号先变低后变高时，均可实现FPGA的重加载。当3.3V电源抖动时，当电压低于2.96V时PFO变低，电压正常后PFO变高，可以实现电源抖动又重新建立时的FPGA重加载。当FPGA工作异常，未进行正确喂狗操作时，喂狗信号(WDI)异常，WDO变为低电平，引起SM706T复位引脚(RESET)变低，芯片复位，复位期间SM706T驱动WDO信号变高。由前文可知，WDO的脉冲时间满足PROGRAM的脉冲时间要求，可以实现狗叫时的FPGA重加载。系统工作异常，引起狗叫，FPGA重新加载，可以尝试再次工作，避免产品快速降级。

Claims (8)

1.一种FPGA的重加载电路，其特征在于，包括：
微处理器监控芯片；
第一与门；
第二与门，
微处理器监控芯片通过第一与门和第二与门连接至FPGA。
2.根据权利要求1所述的电路，其特征在于，还包括：
充放电模块，用于对微处理器监控芯片的手动复位引脚进行充放电控制。
3.根据权利要求2所述的电路，其特征在于，充放电模块通过RC电路实现。
4.根据权利要求1所述的电路，其特征在于，微处理器监控芯片是SM706T微处理器监控芯片。
5.根据权利要求1所述的电路，其特征在于，微处理器监控芯片的复位引脚和电源错误指示输出引脚连接至第一与门的输入端，第一与门的输出端连接至FPGA的复位引脚。
6.根据权利要求1所述的电路，其特征在于，微处理器监控芯片的狗叫信号引脚和电源错误指示输出引脚连接至第二与门的输入端，第二与门的输出端连接至FPGA的加载控制引脚。
7.根据权利要求1所述的电路，其特征在于，微处理器监控芯片的供电电源通过分压电路连接至电源错误指示输入引脚。
8.根据权利要求1所述的电路，其特征在于，微处理器监控芯片的手动复位引脚连接至FPGA的加载完成指示引脚；微处理器监控芯片的看门狗输入引脚连接至FPGA的喂狗引脚；微处理器监控芯片的狗叫输出引脚连接至FPGA的狗叫输出引脚。
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