CN111654358B - 一种物理层传输真实误码采集装置及设备 - Google Patents

一种物理层传输真实误码采集装置及设备 Download PDF

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Abstract

本发明公开了一种物理层传输真实误码采集装置及设备，包括误码率检测电路以及与物理编码子层电路PCS相连的数据收发电路，数据收发电路包括CSR寄存器访问电路、数据发送电路以及数据接收电路；CSR寄存器访问电路分别与数据发送电路、数据接收电路相连，CSR寄存器访问电路还连接有带外访问接口，数据接收电路带有用于输出所保存数据的输出接口以便检测数据误码率。本发明能够实现数据在高速串行链路上传输时对物理层传输误码进行实时采集和分析，以便分析发送方发出的数据和接收方收到的数据检测经过物理链路的误码率，得到当物理链路不能保证可靠传输时，其得到的误码的分布特征及规律能为链路容错功能的设计奠定基础。

Description

一种物理层传输真实误码采集装置及设备
技术领域
本发明涉及高速串行数字通信技术，具体涉及一种物理层传输真实误码采集装置及设备。
背景技术
在高速数字通信中，传统的并行传输方式已经不能满足日益增长的通信速率的需求，高速串行传输方式随之产生。在串行通信模式下，相邻两个节点之间通过高速串行差分信号进行节点之间的数字通信。在高速串行通信中，发送端的用户数据经物理编码子层电路（Physical Coding Sublayer，PCS）进行编码，送给高速串并转换器（SERDES），并在SERDES中进行并串转换，形成高速差分信号，然后经过1对高速串行差分线将信号传输至链路对端；接收端的SERDES将串行差分信号转换成并行数据，并恢复出接收时钟，将数据和时钟送给PCS电路，在PCS对其进行解码后形成接收端用户数据。根据不同SERDES的实现方式，其可以进行64-1或32-1的并串/串并转换，典型情况为64-1的并串/串并转换。
在高速串行通信链路上，1对高速差分线连接链路两端的2个SERDES，这一对及其之间的差分信号线称为1条通道lane；在实际系统中，为了提高链路的带宽和通信效率，需要在一条通信链路中实现多条通道lane，在通常情况下，一条通信链路中可以实现2条、4条或8条通道lane，典型情况为4条通道lane绑定。此时，需要将多条通道lane绑定起来，使得在其上各通道lane上传输的数据能够对齐和同步。通常这种多通道lane绑定在PCS中完成。
在高速串行通信网络中，由于物理链路上存在的串扰、阻抗、反射等因素，以及多通道lane绑定，会对高速信号的传输造成干扰，并随之在接收端产生误码，这就需要在发送端和接收端进行一系列的检错、纠错及其他错误处理，以保证数据在底层链路上的正确传输。当链路速率较高时，通常在PCS中会实现前向纠错码（Forward Error Correction，FEC）算法进行链路纠错，在链路层也会实现链路两端的可靠传输协议（例如基于CRC校验的链路层重传协议），以保证用户数据的正确传输。但由于链路误码的各种可能性，FEC纠错算法和CRC检错算法不能完全保证100%的纠错或检错。不能检错和纠错的概率与当前链路误码率和误码分布特征相关。为了更好地、有针对性地进行链路错误处理，设计适合当前高速通信网络中物理链路上误码特征的链路容错/纠错算法，需要统计和掌握底层物理链路上误码的特征以及分布规律，因此如何实现在链路接收方采集物理层链路误码的装置，已经成为一项亟待解决的关键技术问题。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，为了分析高速串行传输场景下物理链路上的真实误码特征，提供一种物理层传输真实误码采集装置及设备，本发明能够实现数据在高速串行链路上传输时对物理层传输误码进行实时采集和分析，以便分析发送方发出的数据和接收方收到的数据检测经过物理链路的误码率，得到当物理链路不能保证可靠传输时，其得到的误码的分布特征及规律能为链路容错功能的设计奠定基础。
为了解决上述技术问题，本发明采用的技术方案为：
一种物理层传输真实误码采集装置，包括误码率检测电路以及与物理编码子层电路PCS相连的数据收发电路，所述数据收发电路包括：
CSR寄存器访问电路，用于通过寄存器保存配置信息和状态信息；
数据发送电路，用于根据配置信息向物理编码子层电路PCS发送数据并保存；
数据接收电路，用于接收物理编码子层电路PCS的数据；
所述CSR寄存器访问电路分别与数据发送电路、数据接收电路相连，且所述CSR寄存器访问电路还连接有带外访问接口以用于写入配置信息，所述数据接收电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
可选地，所述CSR寄存器访问电路包括配置寄存器、状态寄存器以及带外访问接口，配置寄存器用于存储用来控制数据发送的开始和暂停、数据发送电路、数据接收电路中的FIFO的数据读取的配置信号，状态寄存器用于记录数据收发电路内部的状态信号，所述状态信号包括数据发送电路中的FIFO空满信号以及已经发出的数据总数、数据接收电路中的FIFO空满信号以及已经发出的数据总数；所述带外访问接口用于将用户从片外给出的读写访问请求转换为对配置寄存器和/或状态寄存器的读写操作。
可选地，所述数据发送电路包括发送数据产生电路和发送数据存储电路，所述发送数据产生电路中包括随机数产生器，所述随机数产生器和物理编码子层电路PCS相连，所述随机数产生器用于根据配置信息在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下产生并行数据并作为数据激励源发送物理编码子层电路PCS、并同时发送给发送数据存储电路的FIFO中存储，所述发送数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
可选地，所述数据发送电路包括发送数据产生电路和发送数据存储电路，所述发送数据产生电路中包括随机数产生器、模式可配数据产生器和输出选择器，所述随机数产生器、模式可配数据产生器分别与输出选择器的输入端相连，所述输出选择器的输出端物理编码子层电路PCS相连，所述模式可配数据产生器用于根据配置寄存器中的配置信息生成指定模式数据，所述输出选择器用于在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下，根据配置信息选择输出随机数产生器生成的随机数或者模式可配数据产生器生成的指定模式数据作为输出数据，将输出数据作为数据激励源发送物理编码子层电路PCS、并同时发送给发送数据存储电路的FIFO中存储，所述发送数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
可选地，所述数据发送电路包括发送数据产生电路，所述发送数据产生电路中包括随机数产生器、模式可配数据产生器和输出选择器，所述随机数产生器、模式可配数据产生器分别与输出选择器的输入端相连，所述输出选择器的输出端物理编码子层电路PCS相连，所述模式可配数据产生器用于根据配置寄存器中的配置信息生成指定模式数据，所述输出选择器用于在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下，根据配置信息选择输出随机数产生器生成的随机数或者模式可配数据产生器生成的指定模式数据作为输出数据，将输出数据作为数据激励源发送物理编码子层电路PCS。
可选地，所述数据接收电路包括带有FIFO的接收数据存储电路，所述接收数据存储电路的输入端和物理编码子层电路PCS相连，所述接收数据存储电路接收来自物理编码子层电路PCS的数据并保存在FIFO中，所述接收数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
可选地，所述数据接收电路包括接收数据存储电路、期望数据产生电路和比较器，所述接收数据存储电路的输入端通过比较器和物理编码子层电路PCS相连，所述期望数据产生电路用于生成数据发送电路发生的期望数据，所述期望数据产生电路的输出端、来自物理编码子层电路PCS的数据一起作为比较器的输入，所述接收数据存储电路接收来自比较器的输出数据并保存在FIFO中，所述接收数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
此外，本发明还提供一种高速串行通信网络设备，所述高速串行通信网络设备的物理编码子层电路PCS连接有所述的物理层传输真实误码采集装置。
此外，本发明还提供一种计算机设备，该计算机设备带有高速串行通信网络设备，所述高速串行通信网络设备的物理编码子层电路PCS连接有所述的物理层传输真实误码采集装置。
此外，本发明还提供一种交换机设备，该交换机设备带有高速串行通信网络设备，所述高速串行通信网络设备的物理编码子层电路PCS连接有所述的物理层传输真实误码采集装置。
和现有技术相比，本发明具有下述优点：
1、本发明物理层误码采集装置能够在串行链路上存在误码时在芯片内部记录链路误码的原始数据特征，实现数据在高速串行链路上传输时对物理层传输误码进行实时采集和分析，以便分析发送方发出的数据和接收方收到的数据检测经过物理链路的误码率，得到当物理链路不能保证可靠传输时，其得到的误码的分布特征及规律能为链路容错功能的设计奠定基础。
2、针对底层物理链路上速率、通道lane数的变化，本发明物理层误码采集装置能够方便地修改内部逻辑以适应这些变化，采集不同物理链路环境下的误码数据。
附图说明
图1为本发明实施例一中物理层误码采集装置的整体实现示意图。
图2为本发明实施例一中物理层误码采集装置FPGA芯片内部电路结构示意图。
图3为本发明实施例一的结构示意图。
图4为本发明实施例二的结构示意图。
图5为本发明实施例三的结构示意图。
图6为本发明实施例四的结构示意图。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。
实施例一：
下文将以FPGA开发版中实现物理层传输真实误码采集装置作为一种具体示例，对本发明的物理层传输真实误码采集装置进行进一步的详细说明。需要说明的是，本发明的物理层传输真实误码采集装置的载体并不局限于FPGA芯片，还可以用于其他各类处理芯片。如图1所示，本实施例中的物理层传输真实误码采集装置以2块带高速串行通信接口的FPGA开发板为载体，底层使用光纤将其连接起来，在2块FPGA开发板之间进行数据传输并采集其误码，每块FPGA开发板包含FPGA芯片内部电路和FPGA芯片外部开发板上器件。
如图2所示，FPGA芯片内部电路包括：数据收发电路、PCS电路以及高速串并转换电路，将用户的并行数据转换成高速串行数据并发送到对外接口，同时接收从外部到来的高速串行数据并送给用户逻辑；FPGA芯片外部开发板上器件包括：PCB上电源、时钟器件，I2C访问通路以及高速串行传输接插件等。FPGA芯片内部电路中的数据收发电路是本物理层传输真实误码采集装置的核心部件。
如图2和图3所示，本实施例的物理层传输真实误码采集装置包括误码率检测电路以及与物理编码子层电路PCS相连的数据收发电路，数据收发电路包括：
CSR（control state register，控制与状态寄存器）寄存器访问电路，用于通过寄存器保存配置信息和状态信息；
数据发送电路，用于根据配置信息向物理编码子层电路PCS发送数据并保存；
数据接收电路，用于接收物理编码子层电路PCS的数据；
CSR寄存器访问电路分别与数据发送电路、数据接收电路相连，且CSR寄存器访问电路还连接有带外访问接口以用于写入配置信息，数据接收电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
如图3所示，CSR寄存器访问电路包括配置寄存器、状态寄存器以及带外访问接口，配置寄存器用于存储用来控制数据发送的开始和暂停、数据发送电路、数据接收电路中的FIFO的数据读取的配置信号，状态寄存器用于记录数据收发电路内部的状态信号，状态信号包括数据发送电路中的FIFO空满信号以及已经发出的数据总数、数据接收电路中的FIFO空满信号以及已经发出的数据总数；带外访问接口用于将用户从片外给出的读写访问请求转换为对配置寄存器和/或状态寄存器的读写操作。
本实施例中带外访问接口具体采用I2C接口，带外访问接口用于将用户从片外给出的I2C读写访问请求转换成对寄存器进行读写的{命令，地址，数据}格式，送给内部各个配置寄存器和状态寄存器；配置寄存器用于存储从带外访问接口接收到的写命令，并将这些写入的数据存储在本地寄存器中，作为配置信号送给数据收发电路中的其他部分，用来控制数据发送的开始和暂停，以及数据发送电路中的FIFO和数据接收电路中的FIFO中数据的读取；状态寄存器用于将数据收发电路内部的状态信号（例如数据发送电路中的FIFO和数据接收电路中的FIFO的空满信号，以及数据发送电路已经发出的数据总数和数据接收电路已经收到的数据总数）保存下来，并等待带外访问接口来读走；在用户需要读取发送数据存储电路和接收数据存储电路中的数据时，状态寄存器还可用于保存待读出的下一个数据。
如图3所示，数据发送电路包括发送数据产生电路和发送数据存储电路，发送数据产生电路中包括随机数产生器，随机数产生器和物理编码子层电路PCS相连，随机数产生器用于根据配置信息在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下产生并行数据并作为数据激励源发送物理编码子层电路PCS、并同时发送给发送数据存储电路的FIFO中存储，发送数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
发送数据产生电路中的主要部件是随机数产生器，本实施例中随机数产生器是一个基于伪随机序列（PRBS）的随机数产生器，数据发送电路包括：发送数据产生电路和发送数据存储电路。其中，发送数据产生电路中的主要部件是一个基于伪随机序列（PRBS）的随机数产生器，在配置寄存器的配置信息的控制下，可连续不断地产生并行数据，并作为数据激励源发送给物理编码子层电路PCS。发送数据的宽度根据底层物理链路的通道lane数可以进行静态调整。若当前底层物理链路有1条通道lane，则发送数据产生电路送出的并行数据宽度为64位；若当前底层物理链路有2条通道lane，则发送数据产生电路送出的并行数据宽度为128位；若当前底层物理链路有4条通道lane，则发送数据产生电路送出的并行数据宽度为256位。在每个时钟周期内，发送数据产生电路能否向物理编码子层电路PCS发出数据，取决于物理编码子层电路PCS当前是否有空闲，能够接收数据。这样，物理编码子层电路PCS与发送数据产生电路之间存在一个流量控制信号idle。流量控制信号idle由物理编码子层电路PCS发出，送给发送数据产生电路。在每个时钟上升沿，如果物理编码子层电路PCS能够接收下一个数据，则流量控制信号idle为1；否则为0。对于发送数据产生电路，如果流量控制信号idle为1，则产生一个新的随机数送给物理编码子层电路PCS；如果流量控制信号idle为0，则当前时钟周期内不向物理编码子层电路PCS送出数据。发送数据产生电路在将产生出的并行数据送给物理编码子层电路PCS的同时，会同时将这些数据复制一份出来送给发送数据存储电路。发送数据存储电路用于保存发送数据产生电路产生并送给物理链路的数据，其中主要功能模块是一个FIFO，其宽度与发送数据产生电路产生的数据宽度相同。每当发送数据产生电路送出一个数据后，发送数据存储电路就会将该数据写入FIFO中；如果fFIFOifo满，则发送数据产生电路停止向外发送数据。
如图3所示，数据接收电路包括带有FIFO的接收数据存储电路，接收数据存储电路的输入端和物理编码子层电路PCS相连，接收数据存储电路接收来自物理编码子层电路PCS的数据并保存在FIFO中，接收数据存储电路带有用于输出所保存数据的输出接口以便（外部设备）检测发出数据和接收数据之间的误码率。
数据接收电路中的主要部件是接收数据存储电路。接收数据存储电路用于保存由物理链路（经由物理编码子层电路PCS电路）收到的数据，其中主要功能模块是一个FIFO，其宽度与收到的数据宽度相同。每当收到一个物理编码子层电路PCS电路送来的数据后，接收数据存储电路就会将该数据写入FIFO中；如果FIFO满，则停止接收数据。
图1和图2中，物理编码子层电路PCS主要进行多通道lane绑定和链路编解码处理（包括64b/66b编解码和扰码编解码）；高速串并转换电路SERDES用于将内部逻辑的并行数据转换成高速串行数据并发送到物理链路上，同时从物理链路上接收高速串行数据并转换成内部逻辑需要的并行数据。FPGA芯片外部开发板上传输器件中，PCB上电源、时钟器件主要产生FPGA芯片及周边配套电路所需要的各种电源和时钟信号；I2C访问通路将FPGA内部的I2C信号通过专用芯片和配套软件转换成以太网报文格式，使得用户从外部可以通过以太网直接访问到FPGA芯片内部的配置寄存器和状态寄存器；高速串行传输接插件用于将FPGA芯片的高速串行差分信号线引出，使得可以通过光纤将2块芯片连接起来。
此外，本实施例还提供一种高速串行通信网络设备，该高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种计算机设备，该计算机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种交换机设备，该交换机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
实施例二：
前述的实施例一中，发送数据产生电路是通过PRBS随机数产生器产生伪随机数据的。但是，考虑到在某些测试场景下需要测试特定数据经过物理链路之后的误码率，因此在实施例一的基础上增加了测试特定数据的功能。
如图4所示，数据发送电路包括发送数据产生电路和发送数据存储电路，发送数据产生电路中包括随机数产生器、模式可配数据产生器和输出选择器，随机数产生器、模式可配数据产生器分别与输出选择器的输入端相连，输出选择器的输出端物理编码子层电路PCS相连，模式可配数据产生器用于根据配置寄存器中的配置信息生成指定模式数据，输出选择器用于在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下，根据配置信息选择输出随机数产生器生成的随机数或者模式可配数据产生器生成的指定模式数据作为输出数据，将输出数据作为数据激励源发送物理编码子层电路PCS、并同时发送给发送数据存储电路的FIFO中存储，发送数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。本实施例由于在发送数据产生电路中，增加一个模式可配数据产生器，通过CSR寄存器访问电路中的配置寄存器，来产生特定模式的数据。在配置寄存器11中，增加1个64位的配置寄存器，该寄存器中存放用户期望在每条通道lane上的发出的64位数据。例如，若用户期望发出全0的数据，则将该配置寄存器写成全0；若用户期望发出全1的数据，则将该配置寄存器写成全1；若用户期望发出01间隔的数据，则将该配置寄存器写成64’h5555555555555555。然后，数据发送电路中，通过配置寄存器，选择使用模式可配数据产生器产生最终的数据，或者使用PRBS随机数产生器产生最终的数据。这样，可以更加丰富激励数据产生的类型和模式，同时也可以根据用户需求进行特定发送数据的定制。
此外，本实施例还提供一种高速串行通信网络设备，该高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种计算机设备，该计算机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种交换机设备，该交换机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
实施例三：
在上述实施例一和实施例二中，在发送端的物理层传输真实误码采集装置和接收端的物理层传输真实误码采集装置分别使用各自的存储电路保存发送数据和接收数据。然而在FPGA芯片内部，块随机存储器BlockRAM的资源是有限的，当链路速率比较高时，将会很快消耗完FPGA芯片内的块随机存储器BlockRAM的存储资源，导致测试时间不长，测试数据量不大。例如，我们平常使用的FPGA芯片，内部的块随机存储器BlockRAM容量大约位1000*32Kb，即大约可以存储120*1024个256b的数据。在4通道lane*2.5Gbps的带宽下，大约只能发出122880个256个数据，持续时间3ms。如果能够减少存储器的消耗，就能够发送更大的数据量，增加测试时间。因此为了解决上述问题，本实施例在实施例一和实施例二的基础上做出了进一步的改进。
如图5所示，改进后的数据发送电路包括发送数据产生电路，发送数据产生电路中包括随机数产生器、模式可配数据产生器和输出选择器，随机数产生器、模式可配数据产生器分别与输出选择器的输入端相连，输出选择器的输出端物理编码子层电路PCS相连，模式可配数据产生器用于根据配置寄存器中的配置信息生成指定模式数据，输出选择器用于在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下，根据配置信息选择输出随机数产生器生成的随机数或者模式可配数据产生器生成的指定模式数据作为输出数据，将输出数据作为数据激励源发送物理编码子层电路PCS。
本实施例改进后的数据发送电路去掉了发送数据存储电路，只在数据接收电路中保留接收数据存储电路，去掉发送数据存储电路之后的数据收发电路结构。发送数据产生电路中产生的数据，用户可以根据当前配置使用软件算法产生。例如，如果当前配置成使用模式可配数据产生器来产生固定模式的数据，则根据当前的配置寄存器，即可以得到发送数据；如果当前配置成使用PRBS随机数产生器来产生发送数据，则可以使用软件，通过采用与PRBS随机数产生器相同的随机数产生算法（生成多项式和种子）来产生发送出的数据。这样就可以省掉发送数据存储电路，将FPGA芯片内部的BlockRAM都用来实现接收数据存储电路，使得能够存储更多的接收数据，将测试的时间和数据量增加1倍。
此外，本实施例还提供一种高速串行通信网络设备，该高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种计算机设备，该计算机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种交换机设备，该交换机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
实施例四：
实施例三在实施例一和实施例二的基础上关注了数据发送电路的改进，但是在上述改进中只是减少了一半的存储资源消耗。对于长时间大数据量的测试来说，仍然显得不够。此时，虽然发送端不再存储数据，但接收端仍然要存储接收到的所有数据。然而，当链路误码率较低时，接收到的大部分数据都是正确的，只有很少一部分数据存在误码。理论上，所有正确的数据我们都可以通过软件算法产生出来，不需要对其进行存储；我们只需要存储错误数据即可。因此，可以在接收端的物理层传输真实误码采集装置只保存出错的数据和此时期望的数据，正确接收的数据不需要保存。
如图6所示，数据接收电路包括接收数据存储电路、期望数据产生电路和比较器，接收数据存储电路的输入端通过比较器和物理编码子层电路PCS相连，期望数据产生电路用于生成数据发送电路发生的期望数据，期望数据产生电路的输出端、来自物理编码子层电路PCS的数据一起作为比较器的输入，接收数据存储电路接收来自比较器的输出数据并保存在FIFO中，接收数据存储电路带有用于输出所保存数据的输出接口以便检测发出数据和接收数据之间的误码率。
本实施例改进后的数据接收电路增加了一个期望数据产生电路和比较器，改进数据接收电路之后的数据收发电路结构图如图6所示。期望数据产生电路与数据发送电路中的发送数据产生电路基本相同，采用同样的数据产生方法。即若发送端采用PRBS随机数产生器生成随机数，则期望数据产生电路也采用同样的PRBS随机数产生器生成随机数；若发送端采用模式可配数据产生器，则期望数据产生电路也采用同样配置模式的数据产生器。每当数据接收电路从物理编码子层电路PCS电路接收到一个数据，期望数据产生电路就会产生一个期望数据，与接收到的数据一同送给比较器。比机器用来检查期望数据与接收数据是否相同，若相同则将这2个数据丢弃；若不相同，则说明数据在物理链路上传输产生了误码。此时，将期望数据和接收数据同时保存在数据接收电路中的接收数据存储电路内。同时，还要统计距上一次收到错误数据，已经正确接收的数据个数，并将其记录在接收数据存储电路内。这样，在接收数据存储电路内的fifo中，每一项都记录了一个存在误码的数据和与之对应的正确数据，以及与前次错误数据之间的间隔。通过这些信息，将可以分析误码特征和分布规律。采用这种方法，在链路误码率较低时，将可以避免在FPGA内部的存储器中存储大量的正确数据，显著提高测试的数据量和测试时间。
需要说明的是，期望数据产生电路必须和发送数据产生电路的电路和结构配置相同，其确保其产生相同的输出数据。本实施例为在实施例三的基础上做出的改进，故期望数据产生电路和实施例三中的发送数据产生电路的电路结构相同。此外，在发送数据产生电路的电路发生变化时，期望数据产生电路也必须对应变化。例如在实施例一的基础上做出的改进则期望数据产生电路必须和实施例一中的发送数据产生电路的电路结构相同、在实施例二的基础上做出的改进则期望数据产生电路必须和实施例二中的发送数据产生电路的电路结构相同。
此外，本实施例还提供一种高速串行通信网络设备，该高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种计算机设备，该计算机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种交换机设备，该交换机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
实施例五：
本实施例中在实施例四的基础上，保持数据发送电路不变（其中只包含发送数据产生电路，无发送数据存储电路），简化在数据接收电路中的接收数据存储电路和比较器，在检测出错误数据后，不需要将期望数据和错误数据都保存在接收数据存储电路中，而是先对错误特征进行统计和处理，然后将处理结果保存在接收数据存储电路中。例如，可以统计从上次出错到现在，共传输了多少个bit（位）；以及本次错误中连续有多少bit（位）错误。在这种改进方法中，接收数据存储电路中保存的是经过预先处理之后的错误状态，而不是原始错误数据。这样存储器的利用效率可以更高，可持续进行更长时间的测试。
此外，本实施例还提供一种高速串行通信网络设备，该高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种计算机设备，该计算机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
此外，本实施例还提供一种交换机设备，该交换机设备带有高速串行通信网络设备，高速串行通信网络设备的物理编码子层电路PCS连接有前述物理层传输真实误码采集装置。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种物理层传输真实误码采集装置，用于高速串行通信网络，其特征在于，所述物理层传输真实误码采集装置包括误码率检测电路以及与物理编码子层电路PCS相连的数据收发电路，所述数据收发电路包括：
CSR寄存器访问电路，用于通过寄存器保存配置信息和状态信息；
数据发送电路，用于根据配置信息向物理编码子层电路PCS发送数据并保存；
数据接收电路，用于接收物理编码子层电路PCS的数据；
所述CSR寄存器访问电路分别与数据发送电路、数据接收电路相连，且所述CSR寄存器访问电路还连接有带外访问接口以用于写入配置信息，所述数据接收电路带有用于输出所保存数据的输出接口以便误码率检测电路检测发出数据和接收数据之间的误码率；
所述CSR寄存器访问电路包括配置寄存器、状态寄存器以及带外访问接口，配置寄存器用于存储用来控制数据发送的开始和暂停、数据发送电路、数据接收电路中的FIFO的数据读取的配置信号，状态寄存器用于记录数据收发电路内部的状态信号，所述状态信号包括数据发送电路中的FIFO空满信号以及已经发出的数据总数、数据接收电路中的FIFO空满信号以及已经发出的数据总数；所述带外访问接口用于将用户从片外给出的读写访问请求转换为对配置寄存器和/或状态寄存器的读写操作。
2.根据权利要求1所述的物理层传输真实误码采集装置，其特征在于，所述数据发送电路包括发送数据产生电路和发送数据存储电路，所述发送数据产生电路中包括随机数产生器，所述随机数产生器和物理编码子层电路PCS相连，所述随机数产生器用于根据配置信息在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下产生并行数据并作为数据激励源发送物理编码子层电路PCS、并同时发送给发送数据存储电路的FIFO中存储，所述发送数据存储电路带有用于输出所保存数据的输出接口以便误码率检测电路检测发出数据和接收数据之间的误码率。
3.根据权利要求1所述的物理层传输真实误码采集装置，其特征在于，所述数据发送电路包括发送数据产生电路和发送数据存储电路，所述发送数据产生电路中包括随机数产生器、模式可配数据产生器和输出选择器，所述随机数产生器、模式可配数据产生器分别与输出选择器的输入端相连，所述输出选择器的输出端物理编码子层电路PCS相连，所述模式可配数据产生器用于根据配置寄存器中的配置信息生成指定模式数据，所述输出选择器用于在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下，根据配置信息选择输出随机数产生器生成的随机数或者模式可配数据产生器生成的指定模式数据作为输出数据，将输出数据作为数据激励源发送物理编码子层电路PCS、并同时发送给发送数据存储电路的FIFO中存储，所述发送数据存储电路带有用于输出所保存数据的输出接口以便误码率检测电路检测发出数据和接收数据之间的误码率。
4.根据权利要求1所述的物理层传输真实误码采集装置，其特征在于，所述数据发送电路包括发送数据产生电路，所述发送数据产生电路中包括随机数产生器、模式可配数据产生器和输出选择器，所述随机数产生器、模式可配数据产生器分别与输出选择器的输入端相连，所述输出选择器的输出端物理编码子层电路PCS相连，所述模式可配数据产生器用于根据配置寄存器中的配置信息生成指定模式数据，所述输出选择器用于在物理编码子层电路PCS返回的流量控制信号idle有效、且发送数据存储电路中的FIFO未满的状态下，根据配置信息选择输出随机数产生器生成的随机数或者模式可配数据产生器生成的指定模式数据作为输出数据，将输出数据作为数据激励源发送物理编码子层电路PCS。
5.根据权利要求1所述的物理层传输真实误码采集装置，其特征在于，所述数据接收电路包括带有FIFO的接收数据存储电路，所述接收数据存储电路的输入端和物理编码子层电路PCS相连，所述接收数据存储电路接收来自物理编码子层电路PCS的数据并保存在FIFO中，所述接收数据存储电路带有用于输出所保存数据的输出接口以便误码率检测电路检测发出数据和接收数据之间的误码率。
6.根据权利要求1所述的物理层传输真实误码采集装置，其特征在于，所述数据接收电路包括接收数据存储电路、期望数据产生电路和比较器，所述接收数据存储电路的输入端通过比较器和物理编码子层电路PCS相连，所述期望数据产生电路用于生成数据发送电路发生的期望数据，所述期望数据产生电路的输出端、来自物理编码子层电路PCS的数据一起作为比较器的输入，所述接收数据存储电路接收来自比较器的输出数据并保存在FIFO中，所述接收数据存储电路带有用于输出所保存数据的输出接口以便误码率检测电路检测发出数据和接收数据之间的误码率。
7.一种高速串行通信网络设备，其特征在于，所述高速串行通信网络设备的物理编码子层电路PCS连接有权利要求1～6中任意一项所述的物理层传输真实误码采集装置。
8.一种计算机设备，该计算机设备带有高速串行通信网络设备，其特征在于，所述高速串行通信网络设备的物理编码子层电路PCS连接有权利要求1～6中任意一项所述的物理层传输真实误码采集装置。
9.一种交换机设备，该交换机设备带有高速串行通信网络设备，其特征在于，所述高速串行通信网络设备的物理编码子层电路PCS连接有权利要求1～6中任意一项所述的物理层传输真实误码采集装置。
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