CN111640727A - 包括具有不同物理特性的介电结构的部件承载件 - Google Patents

包括具有不同物理特性的介电结构的部件承载件 Download PDF

Info

Publication number
CN111640727A
CN111640727A CN201910156775.0A CN201910156775A CN111640727A CN 111640727 A CN111640727 A CN 111640727A CN 201910156775 A CN201910156775 A CN 201910156775A CN 111640727 A CN111640727 A CN 111640727A
Authority
CN
China
Prior art keywords
component carrier
component
stack
dielectric
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910156775.0A
Other languages
English (en)
Other versions
CN111640727B (zh
Inventor
刘庆
辛利宁
李暠
郭政
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&S China Co Ltd
Original Assignee
AT&S China Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&S China Co Ltd filed Critical AT&S China Co Ltd
Priority to CN201910156775.0A priority Critical patent/CN111640727B/zh
Priority to US16/775,794 priority patent/US11116075B2/en
Publication of CN111640727A publication Critical patent/CN111640727A/zh
Application granted granted Critical
Publication of CN111640727B publication Critical patent/CN111640727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145Organic substrates, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385Assembly of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/036Multilayers with layers of different types
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2518Disposition being disposed on at least two different sides of the body, e.g. dual array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0271Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/068Thermal details wherein the coefficient of thermal expansion is important
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09136Means for correcting warpage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明涉及一种部件承载件(1)、一种包括该部件承载件和另外的部件承载件的装置以及一种制造部件承载件的方法。部件承载件包括:具有至少一个导电层结构和多个电绝缘层结构(4A、4B、7)的堆叠体(2),以及嵌入在堆叠体(2)中的部件(3)。多个电绝缘层结构(4A、4B、7)包括在至少一个物理特性方面不同的第一介电结构(4A)和第二介电结构(4B)。

Description

包括具有不同物理特性的介电结构的部件承载件
技术领域
本发明涉及一种部件承载件、一种制造方法和一种装置。
背景技术
常规的部件承载件包括堆叠体以及嵌入在堆叠体中的部件诸如半导体芯片,该堆叠体具有至少一个导电层结构和多个电绝缘层结构。
特别地,本发明涉及一种具有一个或多个嵌入的部件的部件承载件诸如PCB,该一个或多个嵌入的部件在部件承载件的平面视图中处于高封装比(例如,晶片与封装件的比)。在上述常规部件承载件中,如果使用高封装比,则在部件承载件中发生翘曲、弯曲或挠曲。
发明内容
本发明的目的是提供一种部件承载件,该部件承载件在部件承载件的平面视图中具有高封装比,其中减少了翘曲、弯曲或挠曲的风险。
为了实现上面限定的目的,提供了根据本申请的实施方式的部件承载件、装置和制造方法。
根据本发明的示例实施方式,部件承载件包括:堆叠体,该堆叠体具有至少一个导电层结构和多个电绝缘层结构;嵌入在堆叠体中的部件。该多个电绝缘层结构包括在至少一个物理特性方面彼此不同的第一介电结构和第二介电结构。
根据本发明的另一示例实施方式,提供了一种包括具有上述特征的部件承载件和另一部件承载件的装置,其中,具有上述特征(其中部件嵌入在堆叠体中)的部件承载件嵌入在具有不同物理特性的该另一部件承载件中。
根据示例实施方式,具有嵌入的部件的部件承载件的介电结构的材料可以设置有不同的物理特性,不同的物理特性可以用作被调整以减小翘曲、弯曲或挠曲风险的设计参数。
第一介电结构和第二介电结构可以是电绝缘的。因此,它们可以包括可以被施加的电场极化的电绝缘体。当第一介电结构和第二介电结构被置于电场中时,电荷不会像穿过电导体那样穿过第一介电结构和第二介电结构,而仅仅是略微偏移其平均平衡位置,引起介电极化。
该至少一个物理特性可以特别地是弹性模数(或弹性模量或杨氏模量),弹性模数是在向物体或物质施加应力时测量该物体或物质对弹性变形(即,非永久性或塑性地)的抗性的量。第一介电结构和第二介电结构的弹性模数可以被限定为其在弹性变形区域内的应力-应变曲线的斜率。材料越硬,弹性模数会越高。弹性模数可以被限定为应力与应变之间的比(即,应力/应变),其中,应力是引起变形的力除以力所施加至的面积,并且应变是变形引起的某参数的变化与该参数的原始值的比。例如,该参数可以是第一介电结构和第二介电结构分别在应力所施加的方向上的变形。
第一介电结构和第二介电结构可以由树脂片、RCC(树脂涂覆的铜)或预浸料制成。树脂片可以是没有玻璃纤维的树脂片。RCC是包括树脂涂覆的铜的材料,例如没有玻璃纤维的树脂涂覆的铜箔。预浸料是具有纤维例如玻璃纤维的预浸渍树脂。在其他实施方式中,相应的介电结构还可以具有增强颗粒,诸如玻璃纤维或玻璃球。不同结构均可以使用低模量材料,例如在具有一个或多个嵌入的部件的PCB(包括来自不同供应商的混合方案)中。
材料可以用于PCB制造中的不同结构,特别是用于具有一个或多个嵌入的部件的PCB(包括来自不同供应商的混合方案)。
由于第一介电结构和第二介电结构,堆叠体材料更具屈服性或柔性,例如抵抗热膨胀。此外,由于第一介电结构和第二介电结构表现出缓冲效果,缓冲了机械负荷。因此,可以减小部件承载件的整体翘曲、弯曲或挠曲。
在下文中,将解释本发明的其他示例实施方式。
在实施方式中,部件夹在介电结构之间。因此,很好地防止了部件受到来自外部的机械冲击。此外,通过第一介电结构和第二介电结构的变形抵消、消散或协调了由部件——其可以是功率半导体芯片——的热膨胀引起的应力。部件的热膨胀通常远低于周围的第一介电结构和第二介电结构的热膨胀,使得可以充分地抵消部件的热膨胀。
在实施方式中,热膨胀系数(CTE)表示物理特性。通过调整介电结构的CTE值(层堆叠体的部件承载件材料例如环氧树脂和铜与部件的材料例如硅相比,该CTE值的差异可能非常大),可以减小部件承载件内的内部应力,使得也可以减小翘曲、弯曲或挠曲的风险。例如,布置在部件上方的第一介电结构具有的热膨胀系数可以比布置在部件下方的第二介电结构的小。
在另一实施方式中,杨氏模量表示物理特性。例如,布置在部件上方的第一介电结构具有的杨氏模量可以比布置在部件下方的第二介电结构的小,因为通常在底侧支撑部件。
在实施方式中,介电结构中的至少一个特别地为两个介电结构的杨氏模量小于20GPa。小于20Gpa的杨氏模量有利地实现良好的阻尼和缓冲效果。单位Gpa指吉帕斯卡或kN/mm2。当两个介电结构均由低模量材料制成时,部件承载件作为整体可以具有弹性性质,使得减小了翘曲、弯曲或挠曲的风险。
在实施方式中,堆叠体中配置了至少一个开口,用于抑制部件承载件的翘曲。由于该开口,堆叠体材料在该开口中更具屈服性或柔性,例如抵抗热膨胀。因此,可以进一步减小部件承载件的整体翘曲、弯曲或挠曲。开口可以是槽、伸长孔或一系列点。
在实施方式中,该至少一个开口由填充材料填充。填充材料在热膨胀和/或模量方面与堆叠体的材料不同。至少一个开口可以至少部分地由填充材料填充,特别地用以覆盖至少一个开口的侧壁和/或划界线。划界线在堆叠体中限定开口。
在实施方式中,在部件承载件的平面图中,部件与部件承载件之间的面积比大于10%。由于第一介电结构和第二介电结构,尽管有超过10%的高封装比,但部件承载件整体几乎不会出现翘曲、弯曲或挠曲。具有相对较大的嵌入的部件的部件承载件比较小的嵌入的部件承载件更容易翘曲、弯曲或挠曲,使得上述措施为相对大的嵌入的部件(例如大型半导体芯片)提供特别显著的优势。
在实施方式中,第一介电结构和第二介电结构不直接接触部件,特别地,它们在不接触的情况下包围部件。例如,部件可以嵌入另一材料诸如包封件中。包封件可以具有与第一和/或第二介电结构不同的性质。
在实施方式中,直接接触部件的多个电绝缘层结构中的至少一个可以是低模量材料。该电绝缘层结构可以通过包封件实施。因此,进一步增强了第一介电结构和第二介电结构的优势。这种低模量材料的杨氏模量可以小于20GPa。
在实施方式中,部件嵌入包封件中,包封件是多个电绝缘层结构中的一个。由于在硬化的介电层例如包封件的顶部上施加了另一个介电层例如第一介电结构,因此,至少部分地抑制了负面影响因素(诸如水分、Cu迁移等)遍布这些层。这是由于下述事实造成的:通过在后续的工艺步骤中增加介电层形成了屏障线。
在实施方式中,部件承载件包括至少一个电绝缘层结构和至少一个导电层结构的堆叠体。例如,部件承载件可以是所提及电绝缘层结构和导电层结构的层压体,特别是通过施加机械压力和/或热能形成的层压体。所提及的堆叠体可以提供板状部件承载件,该板状部件承载件能够为其他部件提供大的安装表面并且尽管如此仍非常薄且紧凑。
在实施方式中,部件承载件被成形为板。这有助于紧凑的设计,其中部件承载件仍然为在其上安装部件提供了大的基础。此外,特别是作为嵌入的电子部件的示例的裸晶片,得益于其小的厚度,可以被方便地嵌入在薄板诸如印刷电路板中。板状部件承载件还确保短的电连接路径,且因此在传输期间抑制信号失真。
在实施方式中,部件承载件被配置为由印刷电路板、基板(特别是IC基板)和内插件组成的组中的一种。
在本申请的上下文中,术语“印刷电路板”(PCB)可以特别地表示板状部件承载件,该板状部件承载件通过将若干导电层结构与若干电绝缘层结构层压在一起来形成,上述形成过程例如通过施加压力和/或供应热能进行。作为用于PCB技术的优选材料,导电层结构由铜制成,而电绝缘层结构可以包括树脂和/或玻璃纤维、所谓的预浸料或FR4材料。例如通过激光钻孔或机械钻孔来形成穿过层压体的通孔,并通过用导电材料(特别是铜)填充上述通孔从而形成作为通孔连接的过孔,各个导电层结构可以以期望的方式彼此连接。除了可以包埋在印刷电路板中的一个或多个部件之外,印刷电路板通常被配置成在板状印刷电路板的一个表面或两个相反表面上容纳一个或多个部件。它们可以通过焊接连接到相应的主表面。PCB的电介质部分可以由具有增强纤维(诸如玻璃纤维)的树脂组成。
在本申请的上下文中,术语“基板”可以特别地表示具有与待安装在其上的部件(特别是电子部件)基本相同的大小的小型部件承载件。更具体地,基板可以被理解为用于电气连接或电网络的承载件以及与印刷电路板(PCB)相当的部件承载件,然而具有相当较高密度的横向和/或竖向布置的连接件。横向连接件是例如传导路径,而竖向连接件可以是例如钻孔。这些横向和/或竖向连接件布置在基板内,并且可以用于提供所容置的部件或未容置的部件(诸如裸晶片)特别是IC芯片与印刷电路板或中间印刷电路板的电气连接,热连接和/或机械连接。因此,术语“基板”还包括“IC基板”。基板的电介质部分可以由具有增强颗粒(诸如增强球,特别是玻璃球)的树脂组成。
基板或内插件可以包括或由下述构成:至少一层玻璃、硅(Si)或可光成像或可干法蚀刻的有机材料如环氧基积层材料(诸如,环氧基积层膜),或聚合化合物如聚酰亚胺、聚苯并恶唑或苯并环丁烯。
在实施方式中,上述电绝缘层结构中的每个均包括由下述组成的组中的至少一种:树脂(诸如增强或非增强树脂,例如环氧树脂或双马来酰亚胺-三嗪树脂)、氰酸酯、聚亚苯基衍生物、玻璃(特别是玻璃纤维、多层玻璃、玻璃状材料)、预浸材料(诸如FR-4或FR-5)、聚酰亚胺、聚酰胺、液晶聚合物(LCP)、环氧基积层膜、聚四氟乙烯(特氟龙)、陶瓷和金属氧化物。也可以使用例如由玻璃(多层玻璃)制成的增强材料,诸如网状件、纤维或球体。尽管对于刚性PCB,预浸料特别是FR4通常是优选的,但也可以使用其他材料,特别是环氧基积层膜或可光成像介电材料。对于高频应用,高频材料诸如聚四氟乙烯、液晶聚合物和/或氰酸酯树脂、低温共烧陶瓷(LTCC)或其他低DK材料、极低DK材料或超低DK材料可以在部件承载件中实现为电绝缘层结构。
在实施方案中,上述导电层结构中的每个均包括由下述组成的组中的至少一种:铜、铝、镍、银、金、钯和钨。尽管铜通常是优选的,但是其他材料或其涂覆版本也是可能的,特别是涂覆有超导材料诸如石墨烯。
嵌入的部件(和/或至少一个可选的另外的表面安装部件)可以特别地选自由下述组成的组:不导电嵌体、导电嵌体(诸如金属嵌体,优选地包括铜或铝)、热传递单元(例如热管)、光导元件(例如光波导或光导体连接件)、电子部件或它们的组合。例如,部件可以是有源电子部件、无源电子部件、电子芯片、存储装置(例如DRAM或其他数据存储器)、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、发光二极管、光电耦合器、电压转换器(例如DC/DC转换器或AC/DC转换器)、加密部件、发射器和/或接收器、机电换能器、传感器、致动器、微机电系统(MEMS)、微处理器、电容器、电阻器、电感、电池、开关、摄像机、天线、逻辑芯片和能量收集单元。然而,其他部件可以包埋在部件承载件中。例如,磁性元件可以用作部件。这种磁性元件可以是永磁元件(诸如铁磁元件、反铁磁元件、多铁元件或亚铁磁元件,例如铁氧体芯)或可以是顺磁性元件。然而,部件也可以是基板、内插件或另一部件承载件,例如处于板中板配置。部件可以表面安装在部件承载件上和/或可以嵌入其内部。此外,其他部件特别是那些生成和发射电磁辐射和/或对从环境传播的电磁辐射敏感的部件也可以用作部件。
在实施方式中,部件承载件是层压型部件承载件。在这样的实施方式中,部件承载件是通过施加压紧力和/或热堆叠并连接在一起的多层结构的复合物。
在装置的实施方式中,具有嵌入在堆叠体中的部件的部件承载件嵌入具有不同物理特性的另一部件承载件中。有利地,在部件承载件中被低模量材料包封的部件可以是非常敏感的部件,通过该另一部件承载件充分保护该非常敏感的部件不受到机械或热负荷。
根据本发明的另一方面,制造部件承载件的方法包括:形成堆叠体,该堆叠体包括至少一个导电层结构和多个电绝缘层结构,其中,多个电绝缘层结构包括在至少一个物理特性方面彼此不同的第一介电结构和第二介电结构;以及将部件嵌入堆叠体中。
在实施方式中,方法包括在堆叠体中形成至少一个开口,其中,开口被配置成抑制部件承载件的翘曲。
在实施方式中,方法包括在另一工艺步骤中在该至少一个开口中填充填充材料。
在本申请的上下文中,术语“部件承载件”可以特别地表示能够在其上和/或在其中容纳一个或多个部件以用于提供机械支撑和/或电气连接的任何支撑结构。换句话说,部件承载件可以被配置成用于部件的机械和/或电子承载件。特别地,部件承载件可以是印刷电路板、有机内插件、和IC(集成电路)基板中的一种。部件承载件还可以是将上面所提及类型的部件承载件中的不同部件承载件组合的混合板。
根据待在下文中描述的实施方式的实施例,本发明的以上限定的方面和其他方面变得明显,并且参考实施方式的这些实施例对其进行说明。
附图说明
图1示出了根据本发明的示例实施方式的部件承载件的截面图。
图2示出了根据本发明的另一示例实施方式的部件承载件的截面图。
具体实施方式
附图中的图示是示意性的。在不同的附图中,相似或相同的元件设置有相同的附图标记。
图1示出了根据本发明的示例实施方式的部件承载件1的截面图。部件承载件1被成形为板。部件承载件1可以被配置为由印刷电路板和基板组成的组中的一种。部件承载件1可以被配置为层压型部件承载件。
部件承载件1包括堆叠体2。堆叠体2由导电层结构(未示出)和电绝缘层结构4A、4B、7形成。导电层结构可以至少部分地被电绝缘层结构4A、4B、7的部分覆盖。电绝缘层结构4A、4B、7包括在至少一个物理特性方面彼此不同的第一介电结构4A和第二介电结构4B。
至少一个部件3嵌入在堆叠体2中。
在部件承载件1中,嵌入的部件3在堆叠体2内还被包封件7特别是模塑化合物包围。包封件7也属于多个电绝缘层结构4A、4B、7。由于在硬化介电层例如包封件7的顶部上施加了一个另外的介电层例如第一介电结构4A,因此至少部分地抑制了负面影响因素(诸如水分、Cu迁移等)遍布这些层。这是由于下述事实造成的:通过在后续的工艺步骤中增加介电层形成了屏障线。
导电层结构包括由下述组成的组中的至少一种:铜、铝、镍、银、金、钯和钨,所提及材料中的任何一种均可选地涂覆有超导材料诸如石墨烯。
电绝缘层结构4A、4B、7包括布置在部件3上方的第一介电结构4A和布置在部件3下方的第二介电结构4B。第一介电结构4A和第二介电结构4B在至少一个物理特性方面彼此不同。物理特性可以是热膨胀系数(CTE)和/或杨氏模量。
在替代实施方式中,电绝缘层结构4A和4B可以是具有相同物理特性的相同材料,其中,包封件7相比于第一介电结构和第二介电结构4A、4B具有至少一个不同的物理特性。
在另一替代实施方式中,包封件7和第一介电结构4A可以是具有相同物理特性的相同材料,其中,第二介电结构4B相比于第一介电结构4A和包封件7具有至少一个不同的物理特性。
在另一替代实施方式中,包封件7和第二介电结构4B可以是具有相同物理特性的相同材料,其中,第一介电结构4A相比于第二介电结构4B和包封件7具有至少一个不同的物理特性。
取决于导热连接或热传播或散热片所在的位置,形成热耗散区域,热沿着热耗散或热传播的方向从热耗散区域传递。通常,热被传递至与电接触侧相对的侧。部件承载件1的接收热的一侧可以具有电绝缘层结构,该电绝缘层结构具有比部件承载件1的另一侧的电绝缘层结构小的热膨胀系数。例如,布置在部件3上方的第一介电结构4A可以具有比布置在部件3下方的第二介电结构4B小的热膨胀系数。
在另一实施方式中,杨氏模量表示物理特性。例如,布置在部件3上方的第一介电结构4A可以具有比布置在部件3下方的第二介电结构4B小的杨氏模量,因为通常需要在包括电接触件的一侧良好地支撑部件3。
介电结构4A、4B的杨氏模量小于20GPa。这种小于20Gpa的杨氏模量有利地实现良好的阻尼和缓冲效果。
除了第一介电结构4A和第二介电结构4B,电绝缘层结构4A、4B、7可以包括由下述组成的组中的至少一种:树脂,特别是增强或非增强树脂,例如环氧树脂或双马来酰亚胺三嗪树脂;氰酸酯;聚亚苯基衍生物;玻璃(特别地玻璃纤维、多层玻璃、玻璃类材料);预浸材料(诸如FR-4或FR-5);聚酰亚胺;聚酰胺;液晶聚合物;环氧基积层膜;聚四氟乙烯(特氟龙)、陶瓷和金属氧化物。电绝缘层结构4A、4B可以被形成为固化的图案化可光成像介电层结构。
第一介电结构4A和第二介电结构4B可以是树脂片、RCC(树脂涂覆的铜)或预浸料。树脂片可以是没有玻璃纤维的树脂片。RCC是包括树脂涂覆的铜的材料,例如没有玻璃纤维的树脂涂覆的铜箔。预浸料是具有纤维例如玻璃纤维的预浸渍树脂。低模量材料可以用于PCB制造中的不同结构,特别是用于具有一个或多个嵌入的部件的PCB(包括来自不同供应商的混合方案)。
还可以考虑堆叠体2和部件3之间的厚度差来选择材料的模量。
本实施方式中的部件3是半导体芯片。另外,可以在堆叠体2中嵌入另外的部件3。部件3可以选自由下述组成的组:电子部件、不导电和/或导电嵌体、传热单元、光导元件、能量收集单元、有源电子部件、无源电子部件、电子芯片、存储装置、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、电压转换器、加密部件、发射器和/或接收器、机电换能器、致动器、微机电系统、微处理器、电容器、电阻器、电感、蓄能器、开关、相机、天线、磁元件、另外的部件承载件1和逻辑芯片。
部件承载件1还可以包括过孔(未示出),过孔至少部分地填充有导电材料,并形成在电绝缘层结构4A、4B、7中。过孔可以是电过孔和热过孔。过孔可以具有不同的水平和/或竖向尺寸,并且过孔可以接触部件3。特别地,过孔可以在部件3和该至少一个导电层结构的接触件之间提供电连接。
部件承载件1可选地还包括元件6,诸如包围嵌入的部件3的至少一部分的另一部件或芯。元件6在此处实施为实心金属芯,并且可以是与部件3类似的第二部件。元件6包括腔体,部件3嵌入在该嵌体中。嵌入的部件3的高度可以高于或低于元件6的高度。
因此,介电结构4A、4B不直接接触部件3,但是它们在不接触的情况下包围部件3。部件3通过包封件7间接地夹在介电结构4A、4B之间。包封件7同样可以是电绝缘层结构7,并且其可以直接接触部件3。包封件7同样可以是低模量材料。
可替代地,部件3可以在第一介电结构和第二介电结构4A、4B之间没有包封件7的情况下直接接触第一介电结构和第二介电结构或夹在其间。
图2示出了根据本发明的另一示例实施方式的部件承载件的截面图。堆叠体2中形成开口5,并且该开口被配置成抑制部件承载件1的翘曲。由于有开口5,堆叠体材料在开口5中更具屈服性或柔性,例如抵抗热膨胀。为低模量材料的第一介电结构和第二介电结构4A、4B还可以呈现出对机械应力的抑制/软化效果,机械应力经常但不唯一地由热膨胀造成。因此,可以减小部件承载件1的整体翘曲、弯曲或挠曲。
此外,开口5使得当制造第一介电结构和第二介电结构4A、4B时材料能流动。换言之,开口5可以由第一介电结构和第二介电结构4A、4B的材料填充。
在上述实施方式中,在部件承载件1的平面图中,部件3与部件承载件1之间的面积比大于10%。部件承载件1诸如具有嵌入的部件的PCB因此在部件承载件1的平面图中具有高封装比(晶片与封装件的比)。常规上,如果使用这种高封装比,部件承载件会出现翘曲、弯曲或挠曲。然而,由于有的第一介电结构4A和第二介电结构4B,显著抑制了部件承载件1的翘曲、弯曲或挠曲。
应当注意,术语“包括”不排除其他元件或步骤,并且“一”或“一个”不排除多个。还可以将结合不同实施方式描述的元件进行组合。
还应注意,权利要求中的附图标记不应被解释为限制权利要求的范围。
本发明的实现不限于附图中所示的和以上所描述的优选实施方式。相反,即使在根本不同的实施方式的情况下,使用所示的方案和根据本方面的原理的多种变型也是可能的。

Claims (24)

1.一种部件承载件(1),其中,所述部件承载件(1)包括:
堆叠体(2),所述堆叠体包括至少一个导电层结构和多个电绝缘层结构(4A、4B、7);
嵌入在所述堆叠体(2)中的部件(3);
其中,所述多个电绝缘层结构(4A、4B、7)包括在至少一个物理特性方面彼此不同的第一介电结构(4A)和第二介电结构(4B)。
2.根据权利要求1所述的部件承载件(1),其中,所述部件(3)夹在所述第一介电结构和第二介电结构(4A、4B)之间。
3.根据前述权利要求中任一项所述的部件承载件(1),其中,热膨胀系数表示所述物理特性。
4.根据前述权利要求中任一项所述的部件承载件(1),其中,杨氏模量表示所述物理特性。
5.根据前述权利要求中任一项所述的部件承载件(1),其中,所述第一介电结构和第二介电结构(4A、4B)中的至少一个的杨氏模量小于20Gpa。
6.根据前述权利要求中任一项所述的部件承载件(1),还包括在所述堆叠体(2)中的被配置成抑制所述部件承载件(1)的翘曲的至少一个开口(5)。
7.根据权利要求6所述的部件承载件(1),其中,
所述至少一个开口(5)由填充材料填充。
8.根据权利要求7所述的部件承载件(1),其中,
所述填充材料在热膨胀系数和/或杨氏模量方面与所述堆叠体(2)的材料不同。
9.根据前述权利要求6至8中任一项所述的部件承载件(1),其中,
所述至少一个开口(5)至少部分地由填充材料填充,特别地用以覆盖所述至少一个开口(5)的侧壁和/或划界线。
10.根据前述权利要求6至9中任一项所述的部件承载件(1),其中,所述至少一个开口(5)包括由下述组成的组中的至少一种:槽、伸长孔和一系列点。
11.根据前述权利要求6至10中任一项所述的部件承载件(1),其中,所述至少一个开口(5)包括由下述组成的组中的至少一种:通孔、盲孔或内部孔。
12.根据前述权利要求中任一项所述的部件承载件(1),其中,在所述部件承载件(1)的平面图中,所述部件(3)与所述部件承载件(1)之间的面积比大于10%。
13.根据前述权利要求中任一项所述的部件承载件(1),其中,所述第一介电结构和第二介电结构(4A、4B)不直接接触所述部件(3),特别地在不接触的情况下部分地或完全地包围所述部件(3)。
14.根据前述权利要求中任一项所述的部件承载件(1),其中,所述多个电绝缘层结构(4A、4B、7)中的直接接触所述部件(3)的至少一个电绝缘层结构为低模量材料,特别是具有小于20GPa的杨氏模量的材料。
15.根据前述权利要求中任一项所述的部件承载件(1),其中,所述部件(3)嵌入在包封件(7)中,所述包封件是所述多个电绝缘层结构中的一个。
16.根据前述权利要求中任一项所述的部件承载件(1),其中,所述部件(3)选自由下述组成的组:电子部件、不导电和/或导电嵌体、传热单元、光导元件、能量收集单元、有源电子部件、无源电子部件、电子芯片、存储装置、滤波器、集成电路、信号处理部件、功率管理部件、光电接口元件、电压转换器、加密部件、发射器和/或接收器、机电换能器、致动器、微机电系统、微处理器、电容器、电阻器、电感、蓄能器、开关、相机、天线、磁性元件、另外的部件承载件(1)和逻辑芯片。
17.根据前述权利要求中任一项所述的部件承载件(1),其中,所述至少一个导电层结构包括由下述组成的组中的至少一种:铜、铝、镍、银、金、钯和钨,所提及材料中的任何一种均可选地涂覆有超导材料诸如石墨烯。
18.根据前述权利要求中任一项所述的部件承载件(1),其中,所述部件承载件(1)被成形为板。
19.根据前述权利要求中任一项所述的部件承载件(1),其中,所述部件承载件(1)被配置为由印刷电路板和基板组成的组中的一种。
20.根据前述权利要求中任一项所述的部件承载件(1),被配置为层压型部件承载件(1)。
21.一种包括根据前述权利要求中任一项所述的部件承载件(1)和另外的部件承载件的装置,其中,具有嵌入在所述堆叠体(2)中的所述部件(3)的根据前述权利要求中任一项所述的部件承载件(1)被嵌入在具有不同物理特性的所述另外的部件承载件中。
22.一种制造部件承载件(1)的方法,所述方法包括:
形成堆叠体(2),所述堆叠体包括至少一个导电层结构和多个电绝缘层结构(4A、4B、7),其中,所述多个电绝缘层结构(4A、4B、
7)包括在至少一个物理特性方面彼此不同的第一介电结构(4A)和第二介电结构(4B);以及
在所述堆叠体(2)中嵌入部件(3)。
23.根据权利要求22所述的方法,所述方法包括:
在所述堆叠体(2)中形成至少一个开口(5),其中,所述开口(5)被配置成抑制所述部件承载件(1)的翘曲。
24.根据权利要求23所述的方法,所述方法包括:
在另外的工艺步骤中在所述至少一个开口(5)中填充填充材料。
CN201910156775.0A 2019-03-01 2019-03-01 包括具有不同物理特性的介电结构的部件承载件 Active CN111640727B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910156775.0A CN111640727B (zh) 2019-03-01 2019-03-01 包括具有不同物理特性的介电结构的部件承载件
US16/775,794 US11116075B2 (en) 2019-03-01 2020-01-29 Component carrier comprising dielectric structures with different physical properties

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910156775.0A CN111640727B (zh) 2019-03-01 2019-03-01 包括具有不同物理特性的介电结构的部件承载件

Publications (2)

Publication Number Publication Date
CN111640727A true CN111640727A (zh) 2020-09-08
CN111640727B CN111640727B (zh) 2022-09-23

Family

ID=72236806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910156775.0A Active CN111640727B (zh) 2019-03-01 2019-03-01 包括具有不同物理特性的介电结构的部件承载件

Country Status (2)

Country Link
US (1) US11116075B2 (zh)
CN (1) CN111640727B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101720165A (zh) * 2008-10-08 2010-06-02 日本特殊陶业株式会社 组件内置布线基板及其制造方法
US20140118976A1 (en) * 2012-10-30 2014-05-01 Ibiden Co., Ltd. Printed circuit board, method for manufacturing printed circuit board, and electronic component
US20140131084A1 (en) * 2012-11-15 2014-05-15 Samsung Electro-Mechanics Co., Ltd. Capacitor embedded substrate
US20140182889A1 (en) * 2012-12-31 2014-07-03 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate
US20160338195A1 (en) * 2015-05-15 2016-11-17 Ibiden Co. Ltd. Wiring substrate and method for manufacturing the same
US20170339784A1 (en) * 2014-12-11 2017-11-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit Board Having an Asymmetric Layer Structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101720165A (zh) * 2008-10-08 2010-06-02 日本特殊陶业株式会社 组件内置布线基板及其制造方法
US20140118976A1 (en) * 2012-10-30 2014-05-01 Ibiden Co., Ltd. Printed circuit board, method for manufacturing printed circuit board, and electronic component
US20140131084A1 (en) * 2012-11-15 2014-05-15 Samsung Electro-Mechanics Co., Ltd. Capacitor embedded substrate
US20140182889A1 (en) * 2012-12-31 2014-07-03 Samsung Electro-Mechanics Co., Ltd. Multilayered substrate
US20170339784A1 (en) * 2014-12-11 2017-11-23 At & S Austria Technologie & Systemtechnik Aktiengesellschaft Circuit Board Having an Asymmetric Layer Structure
US20160338195A1 (en) * 2015-05-15 2016-11-17 Ibiden Co. Ltd. Wiring substrate and method for manufacturing the same

Also Published As

Publication number Publication date
US20200281071A1 (en) 2020-09-03
CN111640727B (zh) 2022-09-23
US11116075B2 (en) 2021-09-07

Similar Documents

Publication Publication Date Title
US20220053633A1 (en) Embedding Component in Component Carrier by Component Fixation Structure
CN109757025B (zh) 部件承载件及其制造方法
US11574849B2 (en) Package with embedded electronic component being encapsulated in a pressureless way
CN111372369B (zh) 具有部件屏蔽的部件承载件及其制造方法
CN112349676A (zh) 半柔性的部件承载件及其制造方法
CN209787552U (zh) 部件承载件结构
US20240030095A1 (en) Electronic Package Comprising a Decoupling Layer Structure
US11410965B2 (en) Electronic device with embedded component carrier
CN111640727B (zh) 包括具有不同物理特性的介电结构的部件承载件
US11551989B2 (en) Component carrier and method of manufacturing the same
US11810844B2 (en) Component carrier and method of manufacturing the same
US10939548B2 (en) Component carrier with improved toughness factor
CN213960397U (zh) 用于部件承载件的层结构
CN113130438B (zh) 部件承载件及其制造方法
CN217883966U (zh) 包括至少两个部件的部件承载件
CN111200899A (zh) 部件承载件及制造该部件承载件的方法
CN110958758A (zh) 部件承载件及板件
US20230092954A1 (en) Electronic Package with Components Mounted at Two Sides of a Layer Stack
EP4081005A1 (en) Component carrier
US20230217589A1 (en) Component Carrier With Asymmetric Build-Up And Methods for Determining a Design of And Manufacturing the Same
EP4345895A1 (en) Ic substrate with embedded bridge element, arrangement, and manufacture method
CN109561570B (zh) 部件承载件及其制造方法以及使用填料颗粒的方法
US20240021440A1 (en) Component Carrier and Method of Manufacturing the Same
EP3897080A2 (en) Component carrier and method of manufacturing a component carrier
CN209767902U (zh) 部件承载件及板件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant