CN111640463A - 低输出电流和高开/关比的抗变化3t3r二进制权重单元 - Google Patents

低输出电流和高开/关比的抗变化3t3r二进制权重单元 Download PDF

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Abstract

本文公开了一种低输出电流和高开/关比的抗变化3T3R二进制权重单元和设备。权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一晶体管的漏极FET连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。

Description

低输出电流和高开/关比的抗变化3T3R二进制权重单元
优先权
本申请要求于2019年3月1日在USPTO提交的美国临时申请序列号62/812,826的优先权，并要求于2019年3月1日在USPTO申请的美国临时申请序列号62/812,529的优先权。本申请要求于2019年6月21日在USPTO提交的美国申请序列号16/448,820的优先权，其全部内容通过引用合并于此。
技术领域
本公开总体上涉及一种二进制权重单元(binary weight cell)，其有效地提高了可以具有相对较小的固有开/关比的电阻性存储设备的开/关比，并且减小了推断(inference)期间并行累积的输出电流的大小和变化。
背景技术
对用于机器学习(ML)应用程序的硬件加速器的需求不断增长。支配许多这些ML应用程序的计算是矩阵向量乘法。通过纵横制网络以模拟方式非常有效地进行矩阵矢量乘法是可能的。然而，为了表示权重，必须在每个权重单元中引入存储器元件。静态随机存取存储器(SRAM)很大且功耗较低。诸如冗余随机存取存储器(RRAM)、FLASH或自旋扭矩传输磁性随机存取存储器(STT-MRAM)的非易失性存储器选项通常会遭受来自其他挑战的子集，包括低开/关比、高变化和不兼容编程电压。
发明内容
根据一个实施例，提供了一种权重单元。权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一FET的漏极连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。
根据一个实施例，提供了一种设备。该设备包括权重单元阵列，每个权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一FET的漏极连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。该设备包括处理器，所述处理器被配置为通过根据相应神经元的逻辑值设置对权重阵列中的权重单元行的输入以及从权重阵列中读取权重单元列的输出来对权重单元阵列进行推断。
根据一个实施例，提供了一种设备。该设备包括权重单元阵列，每个权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一FET的漏极连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。处理器被配置为根据提供给电阻性存储器元件的电流的方向来写入电阻性存储器元件。
附图说明
根据结合附图的以下详细描述，本公开的某些实施例的上述和其他方面、特征和优点将变得更加明显，其中：
图1是根据实施例的权重单元的电路图；
图2是根据实施例的权重单元阵列的电路图；
图3A是根据实施例的具有线性轴的权重单元阵列的电流输出的曲线图；
图3B是根据实施例的具有半对数轴的权重单元阵列的电流输出的曲线图；以及
图4是根据一个实施例的在网络环境中的电子设备的框图。
具体实施方式
在下文中，参考附图详细描述本公开的实施例。应当注意，尽管在不同的附图中示出了相同的元件，但是它们将由相同的附图标记表示。在以下描述中，仅提供诸如详细配置和组件的具体细节以帮助对本公开的实施例的整体理解。因此，对于本领域技术人员而言显而易见的是，在不脱离本公开的范围的情况下，可以对本文所述的实施例进行各种改变和修改。另外，为了清楚和简洁，省略了对公知功能和构造的描述。以下描述的术语是考虑到本公开中的功能而定义的术语，并且可以根据用户、用户的意图或习惯而不同。因此，应基于整个说明书中的内容确定术语的定义。
本公开可以具有各种修改和各种实施例，在下文中，将参考附图详细描述实施例。然而，应当理解，本公开不限于实施例，而是包括在本公开的范围内的所有修改、等同形式和替代形式。
尽管可以使用包括诸如第一、第二等的序数的术语来描述各种元件，但是结构元件不受该术语的限制。这些术语仅用于区分一个元件和另一个元件。例如，在不脱离本公开的范围的情况下，第一结构元件可以被称为第二结构元件。类似地，第二结构元件也可以被称为第一结构元件。如本文所使用的，术语“和/或”包括一个或多个相关项目的任何和所有组合。
本文使用的术语仅用于描述本公开的各种实施例，而无意于限制本公开。除非上下文另外明确指出，否则单数形式旨在包括复数形式。在本公开中，应理解，术语“包括”表示特征、数量、步骤、操作、结构元件、部件或其组合的存在，并且不排除一个或多个其他特征、数字、步骤、操作、结构元件、部件或其组合的存在或可能性。
除非另外定义，否则本文中使用的所有术语具有与本公开所属领域的技术人员所理解的含义相同的含义。除非在本公开中明确定义，否则诸如在通用词典中定义的术语的含义应被解释为与相关领域中的上下文含义具有相同的含义，并且不应被解释为具有理想或过分正式的含义。
根据一个实施例的电子设备可以是各种类型的电子设备之一。电子设备可以包括例如便携式通信设备(例如，智能电话)、计算机、便携式多媒体设备、便携式医疗设备、照相机、可穿戴设备或家用电器。根据本公开的一个实施例，电子设备不限于上述那些。
本公开中使用的术语并不旨在限制本公开，而是旨在包括对相应实施例的各种改变、等同或替换。关于附图的描述，相似的附图标记可用于指代相似或相关的元件。与项目相对应的名词的单数形式可以包括一个或多个事物，除非相关上下文另外明确指出。如本文所用，诸如“A或B”、“A和B中的至少一个”、“A或B中的至少一个”、“A、B或C”、“A、B和C中的至少一个”以及“A、B或C中的至少一个”中的每个短语，可以包括在相应的短语之一中一起列举的项目的所有可能组合。如本文中所使用的，诸如“第一”和“第二”的术语可用于将对应的组件与另一组件区分开，但无意在其他方面限制这些组件(例如，重要性或顺序)。旨在如果元件(例如，第一元件)被称为，具有或不具有术语“可操作地”或“可通信地”，则被称为“与...耦合”、“耦合到”、“与...连接”或“连接到”另一个元件(例如，第二进制件)，它指示该元件可以直接(例如，有线)、无线地或经由第三元件与另一个元件耦合。
如本文所使用的，术语“模块”可以包括以硬件、软件或固件实现的单元，并且可以与其他术语互换地使用，例如“逻辑”、“逻辑块”、“部件”以及“电路”。模块可以是适于执行一个或多个功能的单个整体组件或其最小单元或部分。例如，根据一个实施例，可以以专用集成电路(ASIC)的形式实现模块。
本公开提供一种二进制权重单元，其有效地提高了可能具有相对较小的固有开/关比的电阻性存储设备的开/关比，并且减小了在推断期间并行累积的输出电流的大小和变化。
在示例性情况中，用于半数字矩阵矢量乘法的二进制权重单元包括两个磁隧道结(MTJ)、三个N型场效应晶体管(NFET)和一个多晶硅负载电阻器。每个MTJ是一个电阻性存储器元件，其可以处于以下两种状态之一：高电阻性状态或低电阻性状态。现有的MTJ技术只能实现较小的高/低电导率(通常仅为2～3)。此外，与推断期间并行读取的理想选择相比，MTJ的电导值相对较大，从而导致大输出电流。本公开提供了具有逻辑值{1,0}的二进制权重单元配置，其中即使MTJ具有仅为2-3的开/关比，输出电流的开/关比也接近于晶体管(104–105)的开关比。此外，逻辑1的输出电流的大小和变化受到负载电阻的限制，负载电阻可以被设计成与用于大的并行读取所需的电流输出匹配，并且变化幅度小于MTJ。
图1是根据实施例的权重单元100的电路图。权重单元100包括第一磁隧道结(MTJ)102、第二MTJ 104和负载电阻器106。权重单元100还包括第一场效应晶体管(FET)110、第二FET 120和第三FET 130。尽管可以使用p型FET，但FET 110、120和130被描述为n型FET(NFET)。FET 110包括漏极112、栅极114和源极116。类似地，FET 120包括漏极122、栅极124和源极126。权重单元100包括第一交叉耦合，使得FET 110的漏极112连接到FET 120的栅极124，并且FET 120的漏极122连接到FET 110的栅极114。FET130包括漏极132、栅极134和源极136。负载电阻器106连接到FET 130的漏极132，并且FET 130的栅极134连接到FET 110的栅极114。
MTJ 102具有电导G，而MTJ 104具有电导
Figure BDA00023935098500000510
权重单元100包括五个独立的外部连接：到MTJ 102和负载电阻器106的输入Vin、到MTJ 104的输入
Figure BDA0002393509850000051
到FET 110的源极116的输入Vprog、到FET 120的源极126的输入
Figure BDA0002393509850000052
以及到FET 130的源极136的输出Iout。MTJ102具有电导G，而MTJ 104具有电导
Figure BDA0002393509850000053
每个MTJ 102和104可以处于两个状态之一，即高电导状态GH或低电导状态GL。交叉耦合允许输出的高开/关比。MTJ 102和104具有不同的电导状态，并且该配置确定逻辑值。例如，如果权重单元100的逻辑值为1，则G＝GL，
Figure BDA0002393509850000054
同样，如果权重单元100的逻辑值为0，则G＝GH，
Figure BDA0002393509850000055
如表1所示。
表1
Figure BDA0002393509850000056
在推断期间，权重单元100基于输入线上的电势和权重单元100的状态以模拟方式执行乘法运算。乘积是输出线Iout上的模拟电流。对于逻辑值为0的输入，输入线Vin和
Figure BDA0002393509850000057
两者均保持接地，从而使FET 110、120和130关断，因此集体输出线Iout上没有电流。对于逻辑值为1的输入，输入线Vin和
Figure BDA0002393509850000058
都保持在读取电压Vr，该电压应足够小，以使穿过MTJ的电流小于会导致状态改变(即读取干扰故障)的电流。交叉耦合确保当
Figure BDA0002393509850000059
时，连接到处于低电导状态的MTJ的晶体管将导通，并且连接到处于高电导状态的MTJ的晶体管将关断。因此，如果连接到负载电阻器106的FET 130的栅极134连接到FET 110的栅极114，则每当FET 110导通，FET 130都将导通，并且每当FET 110关断，FET 130将关断。然后，分别在通过晶体管的无泄漏电流和零串联电阻的极限下，输出电流大约等于0或读取电流Ir，其中Ir＝Vr/Rload。由于FET 110或FET 120导通，每当输入为逻辑1时，每个权重单元中就有寄生静态电流GLVr。
图2是根据实施例的权重单元阵列200的电路图。权重单元阵列200包括两行权重单元，第一行包括权重单元202-206，第二行包括权重单元208-212。为了对权重单元阵列200进行推断，根据相应神经元的逻辑值设置对每一行的输入。沿每列并行读取输出线
Figure BDA0002393509850000061
和
Figure BDA0002393509850000062
测量输出Iout上的总电流并将其除以Ir，以获得N个输入神经元和给定列中的N个二进制权重之间的二进制乘积。根据与神经元相对应的逻辑值设置对每一行的输入。
图3A是根据实施例的具有线性轴的权重单元阵列200的电流输出的曲线图300。参考权重单元阵列200，每个权重单元具有逻辑值。权重单元202的逻辑值为0，权重单元204的逻辑值为1，权重单元206的逻辑值为1，权重单元208的逻辑值为0，权重单元210的逻辑值为0，权重单元212的逻辑值为1。
参考曲线图300，在每一列的输出处读取的电流是不同的，代表沿着每一列的不同逻辑值对的不同值。Iout1处的输出显示为线302，Iout2处的输出显示为线304，Iout3处的输出显示为线306。
图3B是根据实施例的具有半对数轴的权重单元阵列200的电流输出的曲线图310。参考曲线图310，在每一列的输出处读取的电流是不同的，代表沿着每一列的不同逻辑值对的不同值。Iout1处的输出显示为线312，Iout2处的输出显示为线314，Iout3处的输出显示为线316。
写入给定单元需要根据MTJ被写入的方向(“向下”或“向上”)的单独的步骤，该方向被定义为电流相对于图1所示的权重单元100的方向。任何MTJ都可以按照表2和表3中概述的三个步骤之一在任一方向上写入。
表2
Figure BDA0002393509850000063
表2总结了向下方向的写入操作，以及对给定行中所有列向下写入MTJ的电压。Vw定义为写入电压，其应足够大以切换MTJ。Iout应保持在Vw，以便消除写入期间跨Rload的寄生电流。通过将所有输入线设置为如表2所示的电压，可以立即为给定行中的每个单元向下编程GMTJ或
Figure BDA0002393509850000073
MTJ。
表3
Figure BDA0002393509850000071
表3总结了向上方向的写入操作，以及为给定列中所有行向上写入MTJ的电压。Iout应保持在Vw，以便消除写入期间跨Rload的寄生电流。通过将所有输入线设置为如表3所示的电压，可以立即为给定行中的每个单元编程GMTJ或
Figure BDA0002393509850000072
MTJ。
可以使用其他非易失性存储技术代替STT-MRAM电阻性存储器元件，诸如脉冲编码调制(PCM)、闪存、铁电随机存取存储器(FeRAM)、电阻性随机存取存储器(RRAM)等。可以用p型场效应晶体管替代地实现晶体管。利用PFET，极性全部颠倒，用于推断和写入。
图4是根据一个实施例的在网络环境400中的电子设备401的框图。参考图4，网络环境400中的电子设备401可以经由第一网络498(例如，短程无线通信网络)与电子设备402通信，或者可以经由第二网络499(例如远程无线通信网络)与电子设备404或服务器408通信。电子设备401可以经由服务器408与电子设备404通信。电子设备401可以包括处理器420、存储器430、输入设备450、声音输出设备455、显示设备460、音频模块470、传感器模块476、接口477、触觉模块479、相机模块480、功率管理模块488、电池489、通信模块490、订户识别模块(SIM)496或天线模块497。可以从电子设备401中省略组件中的至少一个(例如，显示设备460或相机模块480)，或者可以将一个或多个其他组件添加到电子设备401。可以将某些组件实现为单个集成电路(IC)。例如，传感器模块476(例如，指纹传感器、虹膜传感器或照度传感器)可以被嵌入在显示设备460(例如，显示器)中。
处理器420可以运行例如软件(例如，程序440)以控制与处理器420耦合的电子设备401的至少一个其他组件(例如，硬件或软件组件)，并且可以执行各种数据处理或计算。作为数据处理或计算的至少一部分，处理器420可以将从另一组件(例如，传感器模块476或通信模块490)接收的命令或数据加载到易失性存储器432中，处理存储在易失性存储器432中的命令或数据，并将结果数据存储在非易失性存储器434中。处理器420可以包括主处理器421(例如，中央处理单元(CPU)或应用处理器(AP))，以及辅助处理器423(例如，可以独立于主处理器421或与主处理器421一起操作的图形处理单元(GPU)、图像信号处理器(ISP)、传感器集线器处理器或通信处理器(CP))。此外或可替代地，辅助处理器423可以适于比主处理器421消耗更少的功率，或者运行特定功能。辅助处理器423可以被实现为与主处理器421分离或者是其一部分。
当主处理器421处于非活动(例如，睡眠)状态时，辅助处理器423可以替代主处理器421或者当主处理器处于活动状态(例如，运行应用程序)时，辅助处理器423可以与主处理器421一起，控制与电子设备401的组件中的至少一个组件(例如，显示设备460、传感器模块476或通信模块490)有关的功能或状态中的至少一些功能或状态。辅助处理器423(例如，图像信号处理器或通信处理器)可以被实现为在功能上与辅助处理器423有关的另一组件(例如，相机模块480或通信模块490)的一部分。
存储器430可以存储由电子设备401的至少一个组件(例如，处理器420或传感器模块476)使用的各种数据。该各种数据可以包括例如软件(例如，程序440)和输入数据或与之相关的命令的输出数据。存储器430可以包括易失性存储器432或非易失性存储器434。
程序440可以作为软件存储在存储器430中，并且可以包括例如操作系统(OS)442、中间件444或应用程序446。
输入设备450可以从电子设备401的外部(例如，用户)接收将由电子设备401的其他组件(例如，处理器420)使用的命令或数据。输入设备450可以包括例如麦克风、鼠标或键盘。
声音输出设备455可以将声音信号输出到电子设备401的外部。声音输出设备455可以包括例如扬声器或接收器。扬声器可以用于一般目的，诸如播放多媒体或录音，并且接收器可用于接收来电。接收器可以被实现为与扬声器分离或为扬声器的一部分。
显示设备460可以在视觉上向电子设备401的外部(例如，用户)提供信息。显示设备460可以包括例如显示器、全息图设备或投影仪以及控制显示器、全息设备和投影仪中的相应一个的控制电路。显示设备460可以包括适于检测触摸的触摸电路，或适于测量由触摸引起的力的强度的传感器电路(例如，压力传感器)。
音频模块470可以将声音转换成电信号，反之亦然。音频模块470可以经由输入设备450获得声音，或者经由声音输出设备455或与电子设备401直接(例如，有线)或无线耦合的外部电子设备402的耳机输出声音。
传感器模块476可以检测电子设备401的操作状态(例如，功率或温度)或电子设备401外部的环境状态(例如，用户的状态)，然后生成电信号或与检测到的状态相对应的数据值。传感器模块476可以包括例如姿势传感器、陀螺仪传感器、大气压传感器、磁传感器、加速度传感器、抓地力传感器、接近传感器、颜色传感器、红外(IR)传感器、生物传感器、温度传感器、湿度传感器或照度传感器。
接口477可以支持要用于电子设备401与外部电子设备402直接(例如，有线)或无线地耦合的一种或多种指定的协议。接口477可以包括，例如，高清多媒体接口(HDMI)、通用串行总线(USB)接口、安全数字(SD)卡接口或音频接口。
连接终端478可以包括连接器，经由该连接器，电子设备401可以与外部电子设备402物理地连接。连接终端478可以包括例如HDMI连接器、USB连接器、SD卡连接器或音频连接器(例如，耳机连接器)。
触觉模块479可以将电信号转换成机械刺激(例如，振动或运动)或可以由用户经由触觉(tactile sensation)或动觉感觉(kinesthetic sensation)来识别的电刺激。触觉模块479可以包括例如马达、压电元件或电刺激器。
相机模块480可以捕获静止图像或运动图像。相机模块480可以包括一个或多个镜头、图像传感器、图像信号处理器或闪光灯。
功率管理模块488可以管理提供给电子设备401的功率。功率管理模块488可以被实现为例如功率管理集成电路(PMIC)的至少一部分。
电池489可以向电子设备401的至少一个组件供电。电池489可以包括例如不可充电的一次电池(primary cell)、可充电的蓄电池或燃料电池。
通信模块490可以支持在电子设备401与外部电子设备(例如，电子设备402、电子设备404或服务器408)之间建立直接(例如，有线)通信信道或无线通信信道，并且经由已建立的通信通道执行通信。通信模块490可以包括一个或多个通信处理器，其可以独立于处理器420(例如，AP)进行操作并且支持直接(例如，有线)通信或无线通信。通信模块490可以包括无线通信模块492(例如，蜂窝通信模块、短距离无线通信模块或全球导航卫星系统(GNSS)通信模块)或有线通信模块494(例如，局域网(LAN)通信模块或电力线通信(PLC)模块)。这些通信模块中的相应通信模块可以经由第一网络498(例如，诸如BluetoothTM的短程通信网络、无线保真(Wi-Fi)直接通信或红外数据通讯(IrDA))或第二网络499(例如，远程通信网络、诸如蜂窝网络、Internet或计算机网络(例如，LAN或广域网(WAN)))与外部电子设备通信。通信模块的这些变型可以被实现为单个组件(例如，单个IC)，或者可以被实现为彼此分离的多个组件(例如，多个IC)。无线通信模块492可以使用存储在订户识别模块496中的订户信息(例如，国际移动用户识别码(IMSI))标识和认证通信网络中的电子设备401，所述通信网络诸如第一网络498或第二网络499。
天线模块497可以向电子设备401的外部(例如，外部电子设备)发送信号或功率或从电子设备401的外部(例如，外部电子设备)接收信号或功率。天线模块497可以包括一个或多个天线，并且从那里开始，例如，可以由通信模块490(例如，无线通信模块492)选择适合于在通信网络(诸如，第一网络498或第二网络499)中使用的通信方案的至少一个天线。然后可以经由所选的至少一个天线在通信模块490与外部电子设备之间发送或接收信号或功率。
至少一些上述组件可以相互耦合，并且经由外设通信方案(例如，总线、通用输入和输出(GPIO)、串行外设接口(SPI)或移动行业处理器接口(MIPI))在它们之间传递信号(例如，命令或数据)。
根据一个实施例，可以经由与第二网络499耦合的服务器408在电子设备401和外部电子设备404之间发送或接收命令或数据。电子设备402和404中的每个可以是与电子设备401具有相同类型或不同的类型的设备。可以在外部电子设备402、404或408中的一个或多个处运行要在电子设备401处运行的所有或某些操作。例如，如果电子设备401应该自动执行功能或服务，或者响应于来自用户或另一个设备的请求，则代替或除了运行功能或服务之外，电子设备401可以要求一个或多个外部电子设备执行功能或服务的至少一部分。接收请求的一个或多个外部电子设备可以执行所请求的功能或服务的至少一部分，或者与请求有关的附加功能或附加服务，并将执行的结果传送给电子设备401。电子设备401可以提供结果作为对请求的答复的至少一部分，无论是否对结果进行进一步处理。为此，例如，可以使用云计算、分布式计算或客户端-服务器计算技术。
一个实施例可以被实现为包括存储在可由机器(例如，电子设备401)读取的存储介质(例如，内部存储器436或外部存储器438)中的一个或多个指令的软件(例如，程序440)。例如，电子设备401的处理器可以在处理器的控制下使用或不使用一个或多个其他组件来调用存储在存储介质中的一个或多个指令中的至少一个，并运行该指令。因此，可以根据所调用的至少一条指令来操作机器以执行至少一项功能。一个或多个指令可以包括由编译器生成的代码或由解释器可运行的代码。可以以非暂时性存储介质的形式来提供机器可读存储介质。术语“非暂时性”表示存储介质是有形设备，并且不包括信号(例如电磁波)，但是该术语不区分在存储介质中半永久存储数据的位置和数据临时存储在存储介质中的位置。
根据一个实施例，可以在计算机程序产品中包括并提供本公开的方法。该计算机程序产品可以作为产品在卖方和买方之间进行交易。该计算机程序产品可以以机器可读存储介质(例如，光盘只读存储器(CD-ROM))的形式分发，或者经由应用商店(例如，PlayStoreTM)在线分发(例如，下载或上传)，或直接在两个用户设备(例如智能手机)之间分发。如果在线分发，则计算机程序产品的至少一部分可以临时生成或至少临时存储在机器可读存储介质中，诸如制造商服务器的存储器、应用商店的服务器或中继服务器。
根据一个实施例，上述组件的每个组件(例如，模块或程序)可以包括单个实体或多个实体。可以省略上述组件中的一个或多个，或者可以添加其他组件中的一个或多个。替代地或附加地，可以将多个组件(例如，模块或程序)集成到单个组件中。在这种情况下，集成组件仍可以以与集成之前由多个组件中的相应组件执行的功能相同或相似的方式来执行多个组件中的每个组件的一个或多个功能。可以顺序地、并行地、重复地或启发式地执行由模块、程序或另一组件执行的操作，或者一个或多个操作可以以不同的顺序运行或被省略，或者一个或多个其他操作可以被添加。
尽管已经在本公开的详细描述中描述了本公开的某些实施例，但是在不脱离本公开的范围的情况下，可以以各种形式修改本公开。因此，本公开的范围不应仅基于所描述的实施例来确定，而是应基于所附权利要求及其等同物来确定。

Claims (20)

1.一种权重单元，包括：
第一场效应晶体管FET和连接到第一FET的漏极的第一电阻性存储器元件；
第二FET和连接到所述第二FET的漏极的第二电阻性存储器元件，所述第一FET的漏极连接到所述第二FET的栅极，并且所述第二FET的漏极连接到所述第一FET的栅极，
第三FET；以及
连接到所述第三FET的漏极的负载电阻器。
2.根据权利要求1所述的权重单元，其中，所述第一FET、所述第二FET和所述第三FET包括n型FET。
3.根据权利要求1所述的权重单元，其中，所述第一FET、所述第二FET和所述第三FET包括p型FET。
4.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括磁隧道结MTJ。
5.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括电阻性随机存取存储器RRAM元件。
6.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括铁电随机存取存储器FeRAM元件。
7.根据权利要求1所述的权重单元，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括脉冲编码调制PCM存储器元件。
8.根据权利要求1所述的权重单元，其中，所述第三FET的栅极连接到所述第一FET的栅极。
9.根据权利要求1所述的权重单元，还包括到所述第一电阻性存储器元件的引线的第一外部连接和到所述第二电阻性存储器元件的引线的第二外部连接。
10.根据权利要求9所述的权重单元，还包括到所述第一FET的源极的第三外部连接和到所述第二FET的源极的第四外部连接。
11.根据权利要求9所述的权重单元，还包括到所述第三FET的源极的第三外部连接。
12.根据权利要求1所述的权重单元，其中，所述权重单元基于所述第一电阻性存储器元件的电导和所述第二电阻性存储器元件的电导产生逻辑值。
13.一种设备，包括：
权重单元阵列，每个权重单元包括：
第一场效应晶体管FET和连接到第一FET的漏极的第一电阻性存储器元件；
第二FET和连接到所述第二FET的漏极的第二电阻性存储器元件，所述第一FET的漏极连接到所述第二FET的栅极，并且所述第二FET的漏极连接到所述第一FET的栅极，
第三FET；以及
连接到所述第三FET的漏极负载电阻器；以及
处理器，被配置为通过以下方式对所述权重单元阵列执行推断：
根据相应神经元的逻辑值，从所述权重单元阵列中为行权重单元设置输入；以及
从所述权重单元阵列中读取列权重单元的输出。
14.根据权利要求13所述的设备，其中，所述处理器还被配置为通过测量来自所读取的输出的总电流并将所述总电流除以输出电流来执行推断。
15.根据权利要求13所述的设备，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括磁隧道结MTJ。
16.根据权利要求13所述的设备，其中，所述第一FET、所述第二FET和所述第三FET包括n型FET。
17.一种设备，包括：
权重单元阵列，每个权重单元包括：
第一场效应晶体管FET和连接到第一FET的漏极的第一电阻性存储器元件；
第二FET和连接到所述第二FET的漏极的第二电阻性存储器元件，所述第一FET的漏极连接到所述第二FET的栅极，并且所述第二FET的漏极连接到所述第一FET的栅极，
第三FET；以及
连接到所述第三FET的漏极的负载电阻器；以及
处理器，被配置为根据提供给所述第一电阻性存储器元件和所述第二电阻性存储器元件的电流的方向写入所述第一电阻性存储器元件和所述第二电阻性存储器元件。
18.根据权利要求17所述的设备，其中，所述处理器被配置为当所述电流的方向向下时向所述权重单元阵列的所述第一电阻性存储器元件和所述第二电阻性存储器元件进行逐行写入。
19.根据权利要求17所述的设备，其中，所述处理器被配置为当所述电流的方向向上时向所述阵列的所述第一电阻性存储器元件和所述第二电阻性存储器元件进行逐列写入。
20.根据权利要求17所述的设备，其中，所述第一电阻性存储器元件和所述第二电阻性存储器元件包括磁隧道结MTJ。
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