CN111613716B - 具有用于量子计算设备的高品质界面的层间电介质的构造 - Google Patents

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Abstract

本申请涉及具有用于量子计算设备的高品质界面的层间电介质的构造。一种方法，包括：提供第一晶片，所述第一晶片包括第一衬底、所述第一衬底上的第一绝缘体层、和所述第一绝缘体层上的第一电介质层；提供第二晶片，所述第二晶片包括第二衬底、所述第二衬底上的第二绝缘体层、和所述第二绝缘体层上的第二电介质层；在所述第一电介质层上形成第一超导体层；在所述第二电介质层上形成第二超导体层；将所述第一超导体层的表面接合到所述第二超导体层的表面以形成晶片堆叠；并且在所述第一电介质层的暴露的第一表面上形成第三超导体层。

Description

具有用于量子计算设备的高品质界面的层间电介质的构造
分案说明
本申请属于申请日为2015年12月30日的中国发明专利申请No.201580085781.1的分案申请。
技术领域
本公开涉及具有用于量子计算设备的高品质界面的层间电介质的构造。
背景技术
量子计算是一种相对新的计算方法，其利用诸如基态和纠缠(entanglement)的叠加之类的量子效应的优势而比常规数字计算机更为有效地执行某些计算。与以位(例如，“1”或“0”)的形式存储和操控信息的数字计算机相比，量子计算系统能够使用量子位(qubit)来操控信息。量子位可以是指实现多个状态的叠加(例如，在“0”和“1”状态两者的数据)和/或多个状态的数据自身的叠加的量子设备。依据常规术语，量子系统中的“0”和“1”状态的叠加可以例如被表示为α│0>+β│0>。数字计算机的“0”和“1”状态则分别类似于量子位的│0>和│1>基态。数值│α│2表示量子位处于│0>状态的概率，而│β│2则表示量子位处于│0>基态的概率。
发明内容
总体上，在一些方面，本公开的主题能够以方法来体现，所述方法包括：提供第一晶片，所述第一晶片包括第一衬底、所述第一衬底上的第一绝缘体层、和所述第一绝缘体层上的第一电介质层；提供第二晶片，所述第二晶片包括第二衬底、所述第二衬底上的第二绝缘体层、和所述第二绝缘体层上的第二电介质层；在所述第一电介质层上形成第一超导体层；在所述第二电介质层上形成第二超导体层；将所述第一超导体层的表面(例如，直接地)接合到所述第二超导体层的表面以形成晶片堆叠；并且在所述第一电介质层的第一表面上形成第三超导体层。
所述方法的实施方式可以包括以下特征中的一个或多个。例如，在一些实施方式中，将所述第一超导体层的表面接合到所述第二超导体层的表面在小于大约150℃的环境温度下执行。
在一些实施方式中，将所述第一超导体层的表面接合到所述第二超导体层的表面在小于大约100℃的环境温度下执行。
将所述第一超导体层的表面接合到所述第二超导体层的表面在大约18℃和大约30℃之间的环境温度下执行，或者更具体地是在大约18℃和大约26℃之间的环境温度下执行。
在一些实施方式中，所述方法进一步包括在将所述第一超导体层的表面接合到所述第二超导体层的表面之前对所述第一超导体层的表面和所述第二超导体层的表面进行离子研磨。
在一些实施方式中，将所述第一超导体层的表面接合到所述第二超导体层的表面包括将所述第一超导体层的表面粘合到所述第二超导体层的表面。所述接合能够在大约10-7托至大约10-9托之间的范围内的真空下执行。
在一些实施方式中，所述方法包括通过执行所述第一衬底的干法蚀刻来去除所述第一衬底的一部分。执行所述干法蚀刻可以包括将所述第一衬底暴露于SF6或XeF2等离子，其中所述第一绝缘体层充当所述干法蚀刻的蚀刻停止部。
在一些实施方式中，所述方法包括通过执行所述第一衬底的湿法蚀刻来去除所述第一衬底的一部分。执行所述湿法蚀刻可以包括将所述第一衬底暴露于包括KOH的溶液，其中所述第一绝缘体层充当所述湿法蚀刻的蚀刻停止部。
在一些实施方式中，所述方法通过执行所述第一绝缘体层的湿法蚀刻来从所述晶片堆叠去除所述第一绝缘体层的一部分。执行所述第一绝缘体层的湿法蚀刻可以包括将所述第一绝缘体层暴露于包括HF的溶液，其中所述第一电介质层充当所述湿法蚀刻的蚀刻停止部。
在一些实施方式中，所述方法进一步包括在所述第一电介质层上形成所述第一超导体层之前，将与所述第一电介质层的第一表面相反的所述第一电介质层的第二表面暴露于O2等离子，并且在所述第二电介质层上形成所述第二超导体层之前，将所述第二电介质层的第一表面暴露于O2等离子。
在一些实施方式中，所述方法包括去除所述第一衬底和所述第一绝缘体的一部分以暴露所述第一电介质层的第一表面，并且在形成所述第三超导体层之前，将O2等离子施加到所述第一电介质层的所暴露的表面。
在一些实施方式中，所述方法进一步包括形成从所述第三超导体层延伸至所述第一超导体层的贯穿孔，并且在所述贯穿孔中形成与所述第一超导体层和所述第三超导体层相接触的超导体互连。形成所述贯穿孔可以包括执行所述第一电介质层的SF6蚀刻，其中所述第一超导体层充当所述SF6蚀刻的蚀刻停止部。在所述贯穿孔中形成所述超导体互连可以包括通过电子束沉积或者通过物理气相沉积来沉积超导体材料。
在一些实施方式中，所述第一晶片和所述第二晶片中的每一个包括绝缘体硅(silicon-on-insulator)堆叠。
在一些实施方式中，所述第一衬底包括第一单晶硅衬底，所述第一绝缘体层包括第一SiO2层或第一蓝宝石层，并且所述第一电介质层包括第一硅层，并且所述第二衬底包括第二单晶硅衬底，所述第二绝缘体层包括第二SiO2层或第二蓝宝石层，并且所述第二电介质层包括第二硅层。所述第一硅层可以是第一单晶硅层，并且所述第二硅层可以是第二单晶硅层。
在一些实施方式中，所述第一超导体层包括第一铝层，所述第二超导体层包括第二铝层，并且所述第三超导体层包括第三铝层。
在一些实施方式中，所述第三超导体层、所述第一电介质层和所述第一超导体层形成平行板电容器。
在一些实施方式中，所述第三超导体层形成量子设备的至少一部分。所述量子设备可以包括量子位。
总体上，在一些方面，本公开的主题能够以量子设备来体现，所述量子设备包括：具有第一表面和与所述第一表面相反的第二表面的电介质层；与所述电介质层的第一表面相接触的第一超导体层，其中所述电介质层的第一表面和所述第一超导体之间的界面的损耗角正切等于或小于所述电介质层的体积损耗角正切。
本公开的一个或多个实施方式、实施例和/或方面具有各种优势。例如，在一些情况下，本文所公开的设备和/或方法在某些实施方式中能够允许量子设备间更大的连接性以及增加与诸如谐振器设备的量子设备相关联的品质因数。在一些情况下，所述设备和/或方法提供了串话的实质性减少。在一些情况下，所述设备和/或方法提供了一个或多个界面处的表面损耗的减少。
一个或多个实施例的细节在在以下的附图和描述中给出。其它的特征和优势将由于描述、附图和权利要求而是显而易见的的。
附图说明
图1A-1G是图示用于构造具有与相对高的品质因数Q相关联的界面的层间电介质的示例过程。
图2是图示用于构造层间电介质的示例过程的流程图。
具体实施方式
量子计算固有地要求对量子计算机的量子位中所存储的量子信息进行处理。在诸如量子退火器的某些类型的量子计算或处理器中，量子处理器的量子位以可控方式被耦合在一起，而使得每个量子位的量子状态影响它与之耦合的其它量子位的对应量子状态。根据处理器的设计，所选择的架构可以限制可用于耦合的量子位的总数，并且因此限制了处理器执行要求大量量子位的复杂问题的能力。此外，在某些量子计算设计中，量子位可能由于与两层级系统的相互作用而受到能量损耗和去相干的影响。在使用从超导体材料所形成的量子位的量子计算机中，这种两层级系统通常出现在用来构造量子位的材料与该计算机的其它组件的表面和界面上。为了扩展可用于在固态量子处理器——诸如具有超导量子设备的量子退火器——中耦合的量子位的数量，一种方法是使用3D集成在处理器内构造量子设备。也就是说，不同于在沿一个和/或两个维度(例如，x和/或y方向)延伸的单个平面内构造处理器的量子位和其它量子设备，量子设备也可以被形成于延伸到第三维度(例如，z方向)中的一个或多个层之中。在某些实施方式中，3D集成还允许更大的连接性以及与谐振器设备相关联的品质因数的增大。此外，在一些情况下，3D集成能够提供实质性的串话减少，其原因在于接地平面的多个层能够被用来隔离在串话的其它源中的传动线路和与其它量子位的不期望出现的耦合。
除其它技术之外，具有超导组件的集成量子设备的构造通常还涉及到例如使用溅射、电子束蒸发、化学气相沉积和/或原子层沉积来沉积电介质层和金属层。集成量子设备的形成还要求将所沉积的层形成图案。然而，诸如量子位、基于电感的光子检测器和线性谐振器之类的超导电路依赖于低损耗的无功微波分量来实现高的品质因数Q。可能为非晶或多晶的所沉积电介质与单晶衬底相比通常损耗非常大(在一些情况下，大多个数量级)。因此，这样的所沉积电介质并不适用于高相干性(低的去相干)的超导量子电路。
沉积低品质电介质材料的一种替代方式是使用晶片粘合而引入高品质的单晶电介质。然而，即使单晶电介质在并未特意确保界面同样为高品质的情况下也会具有高的损耗。例如，假设简单的平行板电容器在板面之间具有10μm厚的单晶电介质(体积损耗角正切大约为10-6或更低)并且在顶部和底部金属电介质界面处均具有厚度大约为3nm的有损界面，其中有损层的损耗角正切为2*10-3(针对有损电介质的合理近似)，则所述有损界面存储总能量的(6nm/10μm＝6*10-4)，并且对于施加到该设备的微波而言，所述平行板的整体品质因数Q为1/((6*10-4)*(2*10-3))＝830,000，其中所述微波具有大约4GHz和大约8GHz之间——诸如4GHz和大约6.5GHz之间——的范围内的频率。即使假设从高品质电介质具有零损耗，该品质因数也以大约一个数量级而大幅低于利用平面谐振器所能够实现的品质因数。
能够影响单晶电介质的有损界面的一个因素是处理期间的高温(例如，高于大约150℃)的使用，这例如会导致小丘、空洞的形成和/或材料跨电介质层和超导层之间的界面的扩散。这样的损耗在使用A1作为超导材料的情况下尤其确凿。针对电介质的表面的典型清洁步骤使用高温(例如，高于大约150℃)。此外，晶片粘合可能需要高温。当超导体材料的一个或多个层已经被沉积时，诸如清洁或粘合的任何后续高温过程步骤都将会允许以上所提到的相互作用(小丘/空洞形成以及扩散)得以发生。虽然能够通过使得单晶电介质更厚而稍微减少来自界面的损耗，但是电介质厚度的增加会使得利用互连填充电介质中的贯穿通孔变得复杂化(例如，较厚的电介质层会由于沉积技术的局限而导致层之间的不良互连或没有互连)。
总体上，在一些方面，本公开包含用于构造层间电介质的方法，其中所述层间电介质表现出适于随量子设备使用的高品质/低损耗界面。该方法包括提供包括形成于单晶电介质上的超导体层的第一晶片以及同样包括形成于单晶电介质上的超导体层的第二晶片，并且随后以低于大约150℃的温度将每个晶片的超导体层接合(例如，粘合)在一起。通过以低于大约150℃的温度接合超导体层，该构造方法减少了电介质层和超导体层之间原本会导致有损界面的扩散以及小丘和空洞的形成。此外，本文所公开的包括接合(例如，粘合)处理以及所述接合之前执行的预清洁处理的方法能够在没有热量增加的情况下来执行。例如，接合(例如，粘合)超导体层能够以其中构造所述设备的制造设施的环境温度来执行，诸如以室温(例如，大约18℃和大约30℃之间)来执行。通过在没有热量增加的情况下执行预清洁步骤和/或接合步骤，与热量使用相关联的损耗能够减少，这在超导体层形成于电介质上时导致了更高品质(例如，具有较低的损耗角正切和较高的Q)的界面。此外，由于具有高品质单晶电介质的晶片被接合在一起，由本文所公开的构造方法所形成的结构能够被用作3D集成量子电路的一部分，其相对于具有2D或平面设计的集成量子电路表现出低损耗并且允许能够使用的量子设备(例如，超导量子位)的实质性数量增加。
图2是图示用于构造用于量子计算设备的具有(例如，在被形成为谐振器的一部分时与高的Q相关联的)低损耗的界面的层间电介质的示例过程500的流程图。图1A-1G是图示图2中所给出的构造过程的示意图。图1A-1G中所示出的视图对应于该构造过程的侧视图，其中层进入页面进行延伸。图中所示层的大小并非意在是依比例的。过程500适当地参考图1A-1G进行描述。
在过程500的第一步骤中，提供第一晶片100和第二晶片200(502)。图1A是图示第一晶片100的示例的示意图。虽然并未示出，但是第二晶片200具有与图1A所示的晶片100相同的结构。第一晶片100包括衬底108、绝缘体层106和电介质层104。如上文所解释的，使用标准沉积技术所沉积的电介质层通常具有非晶或多晶结构，具有并不适于随量子处理器使用的高损耗。为了避免这样的损耗，该示例中的电介质层104具有单晶结构。例如，电介质层104可以是非掺杂的单晶Si。单晶电介质层205可以作为例如绝缘体上硅(SOI)晶片的一部分而被提供。SOI晶片被精确地加工为多层半导体/电介质结构，由于其上部署有顶部硅层的绝缘层所提供的隔离，所述结构在顶部硅层中提供了减小的寄生电容。SOI晶片中的绝缘体层106通常是SiO2或蓝宝石，而衬底108则通常是成块的单晶硅。在另一种实施方式中，该晶片可以包括绝缘体上蓝宝石(sapphire-on-insulator)晶片，其中具有(充当绝缘体层106的)氧化表面的(充当衬底108)的Si晶片直接粘合至蓝宝石晶片，随后该蓝宝石晶片被打薄从而形成电介质层104。衬底108在构造期间还能够充当处置层，其随后在设备完备时被去除。电介质层104的厚度可以例如处于大约1至大约100微米的范围内。绝缘体层106的厚度可以处于大约0.05至大约10微米的范围内。也可以针对电介质层和绝缘体层使用其它厚度。通常，本文所描述的过程步骤以相对低的温度(例如，低于大约150℃)执行，以其中构造所述设备的制造设施的环境温度来执行。
典型地，如此得到的SOI晶片还包括单晶电介质层的表面上的薄的原生氧化物层102。在处理该晶片100之前，薄的原生氧化物层102被去除，并且执行清洁以制备单晶电介质层104的表面并且提供高品质界面。例如，晶片100可以被浸入HF以去除原生氧化物并且利用去离子(DI)水来冲洗，随后利用氮进行干燥。在HF浸入之前，从晶片表面去除杂质。这例如要求利用表面的声波降解法来执行溶剂清洁，随后为干氧清洁方法或湿清洁方法。对于干氧清洁而言，能够使用多种技术，作为示例，诸如下游氧灰化、臭氧、直接等离子清洁。对于湿清洁方法而言，晶片可以进行包含硫酸(H2SO4)和过氧化氢的混合物的食人鱼蚀刻(piranha etch)。在HF浸入之后，在一些实施方式中，单晶电介质层104的表面能够再次被暴露于O2等离子。第二晶片200也如关于第一晶片100所描述的那样通过去除原生薄膜氧化物以及通过清洁来制备。
接下来，在第一晶片和第二晶片中的每一个的电介质层上形成超导体层(504)。例如，如图1B所示，超导体材料110的层被沉积在单晶电介质层104的经清洁的表面上。超导体材料110是在或低于超导临界温度表现出超导属性的材料，诸如铝(超导临界温度为1.2开尔文)或铌(超导临界温度为9.3开尔文)。可以另外使用其它超导体材料。超导体材料也被直接沉积在第二晶片的单晶电介质层的经清洁的表面上。该沉积例如使用物理气相沉积处理来执行，诸如溅射、热蒸发、电子束沉积。可以替代地使用其它沉积处理。所沉积的超导体层110的厚度可以基于超导体的所期望的最终用途来选择(例如，层110是否将作为接地面的一部分、电容器的板面、布线连线、微波传输带、谐振器或其它组件)。作为示例，超导体层110的厚度范围可以处于大约1nm至大约1微米之间，但是其它厚度也是可能的。
在将超导体层110沉积在两个晶片的每个电介质层上之后，对超导体层110的暴露表面进行制备以便接合(例如，粘合)。超导体层的暴露表面的制备包括在超导体层110的表面执行离子研磨(由图1B中的虚线112所表示)。离子研磨包括将离子(例如，氩离子)以一个角度指向超导体110的表面并且从该表面溅射材料。例如，在一些实施方式中，离子研磨能够通过在并不增加热量的情况下(例如，在其中构造所述设备的制造设施的环境温度下)，在3.7*10-4mBar的压力下以大约3.6sccm流动Ar气体在离子研磨机中执行。离子研磨被认为激活了超导体材料的表面结构从而提供改善的粘合属性。也就是说，通过使用离子研磨从超导体的表面去除原生氧化物和/或杂质，能够实现室温或接近室温的晶片粘合(例如，在大约其中构造所述设备的制造设施的环境温度)。然而，由于离子研磨处理仅是从超导体层110的表面去除原子，所以离子研磨并未显著增加与超导体层110的表面相关联的能量损耗。
在对每个晶片的超导体层110进行离子研磨激活之后，第一晶片100和第二晶片200被接合(例如，粘合)在一起(506)，如图1C中的示例所示，从而形成晶片堆叠。如上文所解释的，第二晶片200以与第一晶片100相同的方式进行制备，并且包括衬底208、绝缘体层206、单晶电介质层204和超导体层210。粘合是在真空下执行。真空的压力范围可以处于大约10-7托至大约10-9托之间。粘合可以要求相对小的压力。例如，几磅的压力(对于直径大约为3英寸的晶片而言，例如大约为几kPa)可能就足以像冷焊处理中那样获得晶片之间的充分粘合。例如，为了在晶片堆叠——诸如图1C所示的堆叠——中实现第一晶片的第一超导体层到第二晶片的第二超导体层的充分粘合，除其它压力之外，所施加(例如，以垂直于被粘合表面的方向被施加)的压力可以是小于或等于1kPa、小于或等于2kPa、小于或等于3kPa、小于或等于4kPa、小于或等于5kPa、小于或等于6kPa、小于或等于7kPa、小于或等于8kPa、或者小于或等于9kPa的非零压力。然而，在一些实施方式中，可以施加较大的压力。该粘合可以以其中构造所述设备的制造设施的环境温度来执行(例如，在大约18℃和大约30℃的范围内)。在不增加热量的情况下执行粘合的优势在于，原本会出现的小丘和空洞的形成以及扩散并未出现，从而单晶电介质层和超导体层之间的界面保持了它们的低损耗属性。例如，在一些实施方式中，单晶电介质层和超导体层之间的界面的损耗角正切可以等于或小于电介质层的体积损耗角正切。例如，该界面的损耗角正切可以小于或等于10-6(在50mK的温度以及4-6GHz的施加的场)。此外，在粘合过程期间没有施加热量也防止了会在超导体层110和210之间的粘合界面处出现的损失的增加。在一些实施方式中，在期望的情况下可以在粘合过程的期间施加附加热量。然而，温度应当优选地被保持低于大约150℃，这是小丘和/或空洞开始形成并且跨界面的扩散充分增加而足以在电介质和超导体之间以及超导体之间的界面处生成明显损耗的典型温度。例如，该粘合过程可以在大约18℃和大约150℃之间执行，诸如在大约100℃和大约150℃之间，在大约18℃和大约100℃之间，或者在大约18℃和大约30℃之间。近似温度值可以具有所提到温度的正或负1度之内的测量不确定性。相对低温度的粘合例如能够使用能够从三菱重工有限公司(Mitsubishi HeavyIndustries,Ltd)得到的Bond Meister来执行。
在将两个晶片粘合在一起之后，至少一个晶片的处置衬底(例如，衬底208)从晶片堆叠300被去除(508)，如图1D所示。虽然衬底208被示为被去除，但是替代衬底208或者除衬底208之外，衬底108可以被去除。处置衬底可以使用干法或湿法蚀刻技术被去除。例如，如果处置衬底为硅，则该衬底能够通过施加SF6等离子蚀刻或XeF2等离子蚀刻而被去除。其它干法蚀刻也是可能的。替选地，对于硅质衬底而言，该衬底能够通过施加KOH湿法蚀刻而被去除。如果绝缘层206是SiO2，则绝缘层206能够充当干法或湿法蚀刻的蚀刻停止层，从而不必连续检查蚀刻处理是否已经完成。处置衬底208的蚀刻优选地在不向蚀刻增加热量的情况下(例如，在其中构造所述设备的制造设施的环境温度下)或者以低于150℃的相对低的温度来执行。
在去除处置层208之后，位于去除的衬底下方的绝缘层随后被去除(510)，如图1E的示例中所示。可以使用干法蚀刻或湿法蚀刻去除该绝缘层。例如，如果绝缘层是SiO2，则能够使用诸如HF浸入的湿法蚀刻来去除绝缘层206。如同处置衬底208的去除，绝缘层206优选地在并不增加热量的情况下(例如，在其中构造所述设备的制造设施的环境温度下)或者以低于150℃的相对低的温度进行蚀刻。
在去除绝缘层206之后，在制备中清洁单晶电介质204现在暴露出来的表面以便沉积另一个超导体层。例如，该清洁步骤可以包括向电介质层204的该表面施加O2等离子。替选地或除此之外，该清洁步骤可以包括在该表面上使用氟化学过程来去除氧化物，从而能够使该表面对Al和Si衬底选择性。例如，除其它之外，该氟化学过程可以包括施加HF酸浸入，将该表面暴露于HF蒸汽或者XeF2气体。随后，另一个超导体层302被沉积在电介质层204的经清洁的暴露表面上(512)，如图1F的示例中所示。超导体材料例如可以包括铝或铌，但是其它超导体材料也是可能的。超导体层302可以使用诸如热蒸发、溅射、电子束沉积的物理气相沉积技术被沉积。可以另外使用其它沉积技术。可以基于超导体的所期望的最终用途(例如，层302是否将作为接地面的一部分、电容器的板面、布线连线、微波传输带、谐振器或其它组件)来选择所沉积的超导体层302的厚度。作为示例，超导体层302的厚度范围可以处于大约1nm至大约1微米之间，但是其它厚度也是可能的。超导体层302的沉积优选地在没有热量增加的情况下(例如，在其中构造所述设备的制造设施的环境温度)或者以低于150℃的相对低的温度来执行(例如，热蒸发处理可以导致残余热量在超导体层被沉积时添加至该设备)。在一些实施方式中，衬底108、绝缘体层106和/或电介质层104能够根据所期望的设备而被去除。例如，最终设备可以仅包括超导体和层间电介质的层从而形成一个或多个堆叠的电容器设备。替选地，在一些实施方式中，例如如果需要进一步的处理，则衬底108可以被保留作为处置晶片。
由此参考图1A-1F所描述的过程足以形成具有相对高的品质因数Q的简单平行板电容器，其中最后形成的超导体层302是该电容器的一个板面，硅层204是电介质，并且超导体层110、210则是该电容器的另一板面。在一些实施方式中，超导体层和电介质层中的一个或多个能够被形成图案从而形成能够被用作量子设备或者在量子处理器中使用的其它组件。例如，本文所公开的过程能够被用来形成接地面、微波传输带、谐振器、超导量子位(例如，通量量子位，诸如持续电流通量量子位)或布线连线。本文所公开的过程也能够被用来形成集成量子设备的其它组件。使用本文所公开的构造技术，针对施加的在大约50mK具有在大约4GHz和大约8GHz之间(例如，4GHz和大约6.5GHz之间)的频率的微波电磁场，能够生产出具有大于约5*106，诸如例如大于约1*107、大于约5*107、大于约1*108、大于约5*108、或者大于约1*109的整体品质因数Q的量子设备。在一些实施方式中，形成这样的组件可能要求在粘合之前或之后附加地对晶片形成图案。例如，在一些实施方式中，每个晶片的超导体层110、210和电介质层104、204可以在粘合之前使用从常规集成电路制造已知的光刻和蚀刻技术形成图案。替选地或除此之外，超导体层302和/或电介质层204可以在超导体层302的沉积之前或之后被形成图案。
例如，图1G是示出形成将顶部超导体层302电连接至底部超导体层210的贯穿孔402和互连404的形成的示意图。如果超导体层302已经被沉积在电介质204的表面上，则能够通过去除层302的所选择部分(例如，使用光刻和金属蚀刻)来形成贯穿孔402从而在层302中创建开口。随后层302中的该开口例如被暴露于诸如SF6的干法蚀刻以对电介质层204进行蚀刻并且形成贯穿孔402。在这种情况下，超导体层210能够充当SF6蚀刻的蚀刻停止部。在形成贯穿孔402之后能够在贯穿孔402中沉积超导体材料(例如，使用如本文所公开的物理气相沉积)从而形成互连404。该互连404能够形成于电介质层204的侧壁以及层302的表面上。
在一些实施方式中，互连404填充贯穿孔402的全部。在一些实施方式中，电介质层204可以首先并形成图案并蚀刻以形成贯穿孔402。超导体材料随后能够被沉积在电介质层204的表面上以及贯穿孔402之中以形成超导体层302和互连404。然而，该后一种方法将会要求例如直接在电介质层204上形成光刻胶以便限定贯穿孔区域。这样的抗蚀剂可能难以完全去除，导致电介质与后续沉积的超导体材料之间的界面处的较高损耗。本文所公开的技术的优势在于，它们允许在相对厚的材料中使用超导体形成贯穿衬底通孔(TSV)。也就是说，当纵横比(深度对宽度)相对高时TSV难以形成，尤其是在利用超导体的情况下，原因在于开口并未被正确填充而导致不良的连接性。然而，通过使用当前所公开的技术分级地形成TSV，可以建立更为可靠的TSV。例如，能够对50μm厚的电介质层形成图案从而形成贯穿孔并且利用超导体填充而建立50μm的TSV。随后，在另一个50μm厚的电介质层重复该处理而形成第二个50μm的TSV。这两个层能够被排列而使得第一和第二TSV互相对准，随后将所述层粘合在一起，从而这两个单独的50μm的TSV形成了单个100μm的TSV。
能够通过一次或多次重复关于图1A-1F所描述的过程步骤来形成并增加附加的层和组件。例如，能够使用如本文所描述的技术制备包含带图案的超导体层的第三SOI晶片，将其与超导体层302对齐并粘合，以形成附加的电容器、接地面、连线和/或超导体量子位等。虽然关于用于量子计算系统的组件的构造对本文所给出的过程进行了描述，但是相同过程也能够在例如CMOS设备的常规电路组件的构造中使用。特别地，本文所描述的过程能够被用于构造其中期望具有低损耗的高品质层间电介质的系统/组件。
该说明书中所描述的量子主题和量子操作的实施能够以适当的量子电路来实施，或者更一般地，以包括该说明书中所公开的结构以及它们的结构等同形式的量子计算系统来实施，或者以它们中的一个或多个的组合来实施。术语“量子计算系统”可以包括但并不局限于量子计算机、量子信息处理系统、量子密码系统或量子仿真器。
术语量子信息和量子数据是指由量子系统所承载、在其中保存或存储的信息或数据，其中最小的有意义系统是量子位，即定义量子信息的单位的系统。所要理解的是，术语“量子位”包含了可以适当地被近似为相对应环境中的两层级系统的所有量子系统。这样的量子系统可以包括多层级系统，例如具有两个或更多层级。作为示例，这样的系统可以包括原子、电子、光子、离子或超导量子位。在许多实施方式中，计算基态利用接地和第一激励状态所标识，然而所要理解的是，其中用更高层级的激励状态标识计算状态的其它设置也是可能的。所要理解的是，量子存储器是能够以高保真度和高效长时间存储量子数据的设备，例如其中使用光来传输而物质用于存储和保留量子数据的诸如叠加或量子相干性的量子特征的光-物质界面。
虽然该说明书包含许多具体的实施细节，但是这些并不应当被理解为对所请求保护范围的限制，而是对可能具体针对特定实施例的特征的描述。在该说明书中在单独实施例的上下文中描述的某些特征也能够在单独实施例中被组合实施。相反地，在单个实施例的上下文中描述的各种特征也能够单独地或者以任意适当的子组合在多个实施方式中实施。此外，虽然特征在上文中可能被描述为以某种组合发挥作用，甚至最初被如此请求保护，但是来自所请求保护的组合的一个或多个特征在一些情况下能够脱离该组合，并且所请求保护的组合可以针对于子组合或者子组合的变化形式。
类似地，虽然操作在图中以特定顺序进行描绘，但是这并不应当被理解为要求这样的操作以所示出的特定顺序或以连续顺序来执行，或者所有所图示的操作都要被执行以实现所期望的结果。例如，权利要求中所引用的动作可以以不同顺序来执行并且仍然实现所期望的结果。在某些情况下，多任务和并行处理可能是有利的。此外，以上所描述实施例中的各种组件的划分并不应当被理解为在所有实施例中都要求这样的划分。
已经描述了该主题的特定实施例。其它实施例处于以下权利要求的范围之内。

Claims (21)

1.一种用于构造设备的方法，包括：
提供第一晶片，所述第一晶片包括第一衬底、所述第一衬底上的第一绝缘体层、和所述第一绝缘体层上的第一电介质层；
提供第二晶片，所述第二晶片包括第二衬底、所述第二衬底上的第二绝缘体层、和所述第二绝缘体层上的第二电介质层；
在所述第一电介质层上形成第一超导体层；
在所述第二电介质层上形成第二超导体层；
在低于150℃的环境温度下，将所述第一超导体层的表面接合到所述第二超导体层的表面以形成晶片堆叠；
暴露所述第一电介质层的第一表面；以及
在所述第一电介质层的所暴露的第一表面上形成第三超导体层。
2.根据权利要求1所述的方法，其中，将所述第一超导体层的表面接合到所述第二超导体层的表面是在低于100℃的环境温度下执行的。
3.根据权利要求1所述的方法，其中，将所述第一超导体层的表面接合到所述第二超导体层的表面是在18℃至30℃之间的环境温度下执行的。
4.根据权利要求1所述的方法，其中，将所述第一超导体层的表面接合到所述第二超导体层的表面是在18℃至26℃之间的环境温度下执行的。
5.根据权利要求1所述的方法，其中，所述方法是在低于150℃的环境温度下执行的。
6.根据权利要求1所述的方法，其中，所述方法是在制造设施的环境温度下执行的，在所述制造设施中构造所述设备。
7.根据权利要求1所述的方法，包括：在将所述第一超导体层的表面接合到所述第二超导体层的表面以形成晶片堆叠之前，对所述第一超导体层的表面和所述第二超导体层的表面进行制备以便接合。
8.根据权利要求7所述的方法，其中，对所述第一超导体层的表面和所述第二超导体层的表面进行制备包括：对所述第一超导体层的表面和所述第二超导体层的表面执行离子研磨。
9.根据权利要求8所述的方法，其中，执行离子研磨是在低于150℃的环境温度下执行的。
10.根据权利要求9所述的方法，其中，执行离子研磨是在18℃至30℃之间的环境温度下执行的。
11.根据权利要求9所述的方法，其中，所述方法是在低于小丘和/或空洞充分地形成而足以增加以下各处的损耗角正切的温度下执行的：在所述第一超导体层与所述所述第一电介质层之间的界面；在所述第二超导体层与所述所述第二电介质层之间的界面；以及在所述第一超导体层与所述第二超导体层之间的界面。
12.根据权利要求1所述的方法，其中，将所述第一超导体层的表面接合到所述第二超导体层的表面包括：将所述第一超导体层的表面粘合到所述第二超导体层的表面。
13.根据权利要求1所述的方法，其中，将所述第一超导体层的表面接合到所述第二超导体层的表面是在10-7托至10-9托之间的范围内的真空下执行的。
14.根据权利要求1所述的方法，包括：通过执行所述第一衬底的干法蚀刻，从所述晶片堆叠去除所述第一衬底的一部分。
15.根据权利要求14所述的方法，其中，执行所述干法蚀刻包括：将所述第一衬底暴露于SF6或XeF2等离子，并且其中，所述第一绝缘体层充当所述干法蚀刻的蚀刻停止部。
16.根据权利要求1所述的方法，包括：通过执行所述第一衬底的湿法蚀刻，从所述晶片堆叠去除所述第一衬底的一部分。
17.根据权利要求1所述的方法，包括：通过执行所述第一绝缘体层的湿法蚀刻，从所述晶片堆叠去除所述第一绝缘体层的一部分。
18.根据权利要求1所述的方法，进一步包括：
形成从所述第三超导体层延伸至所述第一超导体层的贯穿孔；并且
在所述贯穿孔中形成与所述第一超导体层和所述第三超导体层相接触的超导体互连。
19.根据权利要求1所述的方法，其中，所述第三超导体层形成量子设备的至少一部分。
20.根据权利要求19所述的方法，其中，所述量子设备包括量子位。
21.根据权利要求1所述的方法，其中，所述第三超导体层、所述第一电介质层和所述第一超导体层形成平行板电容器。
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