CN111600582A - 一种精密可调节的多路脉冲同步触发系统 - Google Patents

Abstract

本发明公开了一种精密可调节的多路脉冲同步触发系统，包括：输入处理模块、精准延时模块、复位模块、编码及译码模块、输出处理模块；输入处理模块对输入信号进行初步处理，将经初步处理后的输入信号发送给精准延时模块；编码及译码模块中输入延时值，并根据延时值对精准延时模块进行控制，控制精准延时模块对经初步处理后的输入信号进行精准延时，输出精准延时信号；输出处理模块对精准延时信号进行增强；复位模块调节复位时间从而调节准延时信号的信号宽度。本发明实现了同步触发信号具有ns、ps量级的时间间隔抖动精度，同时实现了多路同步触发信号的输出，且输出信号具备触发脉冲前后沿陡、抖动小、延时可调范围宽等特征。

Description

一种精密可调节的多路脉冲同步触发系统

技术领域

本发明涉及激光光源技术领域，尤其是一种精密可调节的多路脉冲同步触发系统。

背景技术

对于大型以及高功率激光装置光源系统、大型医疗设备等，脉冲延时触发系统是一个非常重要的、必不可少的环节，同步触发脉冲的时间间隔抖动精度会影响这些装置的运行效率和运行精度。

这类激光装置要求触发信号和激光同步，因此us级抖动精度是基本要求，从物理上更要求同步触发信号具有ns、ps量级的时间间隔抖动精度。由于各触发信号都要有比较严格精确的时间同步关系，这就要求控制系统需要有多路同步触发信号输出，且需要具备触发脉冲前后沿陡、抖动小、延时可调范围宽等特征。

目前一般的激光系统所用的同步触发延时装置，不仅抖动大且延时调节精度差；另外利用调节电缆的长度来调节延时时间，虽然能达到延时调节精度，但是它不能连续可调，且体积很大、调节范围较小。

发明内容

为了克服上述现有技术中的缺陷，本发明提供一种精准延时模块实现了同步触发信号具有ns、ps量级的时间间隔抖动精度，其中，输出信号与输入信号之间的抖动为ns量级，输出信号与输出信号之间的抖动为ps量级，本发明还提供一种精密可调节的多路脉冲同步触发系统，实现了多路同步触发信号的输出，且输出信号具备触发脉冲前后沿陡、抖动小、延时可调范围宽等特征。

为实现上述目的，本发明采用以下技术方案，包括：

一种精准延时模块，其特征在于，精准延时模块包括：按照信号传输方向依次相连接的长延时模块、中延时模块、短延时模块、微延时模块；其中，

长延时模块包括：4个计数器，分别为按照信号传输方向依次相连接的计数器L-F1、计数器L-F2、计数器L-F3、计数器L-F4；数字可编程延时器K1；选择器DG1；D触发器A3；

中延时模块包括：3个计数器，分别为计数器M-F1、计数器M-F2、计数器M-F3；数字可编程延时器K2；选择器DG2；D触发器A4；

短延时模块包括：2个计数器，分别为计数器S-F1、计数器S-F2；数字可编程延时器K3；选择器DG3；D触发器A5；

微延时模块包括：1个计数器，即计数器XS-F1；选择器DG4；D触发器A6；

长延时模块中：

计数器L-F1、计数器L-F2、计数器L-F3的使能端PE均接入输入信号；

计数器L-F1、计数器L-F2、计数器L-F3的可预置位端P0、P1、P2、P3均分别与接地端GND相连接；计数器L-F4的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器L-F4的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器L-F4的可预置位端P0、P1、P2、P3的状态；

计数器L-F1的时钟信号输入端CK与反相器U3的输出端相连接，反相器U3的输入端与有源晶振的输出端连接，有源晶振输出CLK_NOR信号，反相器U3输出CLK_INV信号；即，计数器L-F1的时钟信号接入反相器U3输出的CLK_INV信号；

计数器L-F1的输出端TC与计数器L-F2的时钟信号输入端CK相连接，即，计数器L-F2的时钟信号接入计数器L-F1输出的脉冲信号；

计数器L-F2的输出端TC与计数器L-F3的时钟信号输入端CK相连接，即，计数器L-F3的时钟信号接入计数器L-F2输出的脉冲信号；

计数器L-F3的输出端TC与计数器L-F4的时钟信号输入端CK相连接，即，计数器L-F4的时钟信号接入计数器L-F3输出的脉冲信号；

计数器L-F4的使能端PE与数字可编程延时器K1的输出端相连接，数字可编程延时器K1的输入端与计数器L-F3的输出端TC相连接；

选择器DG1的输入端S1也接入输入信号；选择器DG1的输入端S2与计数器L-F4的输出端TC相连接；选择器DG1的输出端OUT与D触发器A3的输入端D相连接；

选择器DG1的使能端IN1的状态为1时，则允许选择器DG1的输入端S1输入，即选择器DG1的输出即为输入端S1的输入；选择器DG1的使能端IN2的状态为1时，则允许选择器DG1的输入端S2输入，即选择器DG1的输出即为输入端S2的输入；

D触发器A3的时钟信号输入端CK与有源晶振的输出端相连接，即D触发器A3的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A3的Q非端与D触发器A3的置位端SET相连接；

D触发器A3的Q端即输出端A3_out分别与该精准延时模块的中延时模块中的计数器M-F1、计数器M-F2的使能端PE以及选择器DG2的输入端S1相连接；

中延时模块中：

计数器M-F1、计数器M-F2的使能端PE均与该精准延时模块的长延时模块中的D触发器A3的输出端A3_out相连接；

计数器M-F1、计数器M-F2的可预置位端P0、P1、P2、P3均分别与接地端GND相连接；计数器M-F3的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器M-F3的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器M-F3的可预置位端P0、P1、P2、P3的状态；

计数器M-F1的时钟信号输入端CK与有源晶振的输出端相连接，即，计数器M-F1的时钟信号接入有源晶振输出的CLK_NOR信号；

计数器M-F1的输出端TC与计数器M-F2的时钟信号输入端CK相连接，即，计数器M-F2的时钟信号接入计数器M-F1输出的脉冲信号；

计数器M-F2的输出端TC与计数器M-F3的时钟信号输入端CK相连接，即，计数器M-F3的时钟信号接入计数器M-F2输出的脉冲信号；

计数器M-F3的使能端PE与数字可编程延时器K2的输出端相连接，数字可编程延时器K2的输入端与计数器M-F2的输出端TC相连接；

选择器DG2的输入端S1也与该精准延时模块的长延时模块中的D触发器A3的输出端A3_out相连接；选择器DG1的输入端S2与计数器M-F3的输出端TC相连接；选择器DG2的输出端OUT与D触发器A4的输入端D相连接；

选择器DG2的使能端IN1的状态为1时，则允许选择器DG2的输入端S1输入，即选择器DG2的输出即为输入端S1的输入；选择器DG2的使能端IN2的状态为1时，则允许选择器DG2的输入端S2输入，即选择器DG2的输出即为输入端S2的输入；

D触发器A4的时钟信号输入端CK与反相器U3的输出端相连接，即，D触发器A4的时钟信号接入反相器U3输出的CLK_INV信号；D触发器A4的Q非端与D触发器A4的置位端SET相连接；

D触发器A4的Q端即输出端A4_out分别与该精准延时模块的短延时模块中的计数器S-F1使能端PE以及选择器DG3的输入端S1相连接；

短延时模块中：

计数器S-F1的使能端PE与该精准延时模块的中延时模块中的D触发器A4的输出端A4_out相连接；

计数器S-F1的可预置位端P0、P1、P2、P3分别与接地端GND相连接；计数器S-F2的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器S-F2的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器S-F2的可预置位端P0、P1、P2、P3的状态；

计数器S-F1的时钟信号输入端CK与反相器U3的输出端相连接，即，计数器S-F1的时钟信号接入反相器U3输出的CLK_INV信号；

计数器S-F1的输出端TC与计数器S-F2的时钟信号输入端CK相连接，即计数器S-F2的时钟信号接入计数器M-F1的输出的脉冲信号；

计数器S-F2的使能端PE与数字可编程延时器K3的输出端相连接，数字可编程延时器K3的输入端与计数器S-F1的输出端TC相连接；

选择器DG3的输入端S1也与该精准延时模块的中延时模块中的D触发器A4的输出端A4_out相连接；选择器DG3的输入端S2与计数器S-F2的输出端TC相连接；选择器DG3的输出端OUT与D触发器A5的输入端D相连接；

选择器DG3的使能端IN1的状态为1时，则允许选择器DG3的输入端S1输入，即选择器DG3的输出即为输入端S1的输入；选择器DG3的使能端IN2的状态为1时，则允许选择器DG3的输入端S2输入，即选择器DG3的输出即为输入端S2的输入；

D触发器A5的时钟信号输入端CK与有源晶振的输出端相连接，即，D触发器A5的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A5的Q非端与D触发器A5的置位端SET相连接；

D触发器A5的Q端即输出端A5_out与该精准延时模块的微延时模块中的计数器XS-F1的使能端PE以及选择器DG4的输入端S1相连接；

微延时模块中：

计数器XS-F1的使能端PE与该精准延时模块的短延时模块中的D触发器A5的输出端A5_out相连接；

计数器XS-F1的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器XS-F1的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器XS-F1的可预置位端P0、P1、P2、P3的状态；

计数器XS-F1的时钟信号输入端CK与有源晶振的输出端相连接，即，计数器XS-F1的时钟信号接入有源晶振输出的CLK_NOR信号；

选择器DG4的输入端S1也与该精准延时模块的短延时模块中的D触发器A5的输出端A5_out相连接；选择器DG4的输入端S2与计数器XS-F1的输出端TC相连接；选择器DG4的输出端OUT与D触发器A6的输入端D相连接；

选择器DG4的使能端IN1、IN2分别与编码及译码模块中的译码器PT4的输出端RC1、RC2相连接；

D触发器A6的时钟信号输入端CK与反相器U3的输出端相连接，即，D触发器A6的时钟信号接入反相器U3输出的CLK_INV信号；D触发器A6的Q非端与D触发器A6的置位端SET相连接；

D触发器A6的Q端即输出端A6_out输出精准延时信号。

一种精密可调节的多路脉冲同步触发系统，系统包括：输入处理模块、精准延时模块、复位模块、编码及译码模块、输出处理模块；

输入处理模块用于对输入信号进行初步处理，输入处理模块将经初步处理后的输入信号发送给精准延时模块；

编码及译码模块中输入延时值，并根据延时值对精准延时模块进行控制，控制精准延时模块对经初步处理后的输入信号进行精准延时；

精准延时模块将精准延时信号输出给输出处理模块，输出处理模块对精准延时信号进行信号增强，得到信号增强后的精准延时信号即输出信号，该输出信号用于触发激光；

精准延时模块将精准延时信号输出给复位模块，复位模块通过调节复位时间从而对精准延时信号进行宽度调节。

系统共有n路精准延时通道，且系统中包括n个精准延时模块，n≧1；每个精准延时模块分别对应一路精准延时通道，每个精准延时模块均分别输出一路精准延时信号。

每个精准延时模块均对应一个编码及译码模块；

编码及译码模块包括：编码器M；4个译码器，分别为译码器PT1、译码器PT2、译码器PT3、译码器PT4；其中，

编码器M的输入端与上位机相连接，通过上位机输入延时值X；

译码器PT1包括：4个输入端，6个输出端；

译码器PT1的4个输入端分别与编码器M的输出端RA0、RA1、RA2、RA3相连接；译码器PT1的输出端RBO、RB1、RB2、RB3分别与精准延时模块的长延时模块中的计数器L-F4的可预置位端P0、P1、P2、P3相连接，译码器PT1的输出端RC1、RC2分别与精准延时模块的长延时模块中的选择器DG1的使能端IN1、IN2相连接；

译码器PT2包括：4个输入端，6个输出端；

译码器PT2的4个输入端分别与编码器M的输出端RB1、RB2、RB3、RB4相连接；译码器PT2的输出端RBO、RB1、RB2、RB3分别与精准延时模块的中延时模块中的计数器M-F3的可预置位端P0、P1、P2、P3相连接，译码器PT2的输出端RC1、RC2分别与精准延时模块的中延时模块中的选择器DG2的使能端IN1、IN2相连接；

译码器PT3包括：4个输入端，6个输出端；

译码器PT3的4个输入端分别与编码器M的输出端RD0、RD1、RD2、RD3相连接；译码器PT3的输出端RBO、RB1、RB2、RB3分别与精准延时模块的短延时模块中的计数器S-F2的可预置位端P0、P1、P2、P3相连接，译码器PT3的输出端RC1、RC2分别与精准延时模块的短延时模块中的选择器DG3的使能端IN1、IN2相连接；

译码器PT4包括：4个输入端，6个输出端；

译码器PT4的4个输入端分别与编码器M的输出端RD4、RD5、RD6、RD7相连接；译码器PT4的输出端RBO、RB1、RB2、RB3分别与精准延时模块的微延时模块中的计数器XS-F1的可预置位端P0、P1、P2、P3相连接，译码器PT4的输出端RC1、RC2分别与精准延时模块的微延时模块的选择器DG4的使能端IN1、IN2相连接；

编码器M根据延时值X分别计算出精准延时模块中的长延时模块、中延时模块、短延时模块、微延时模块的计数次数；并通过译码器PT1、译码器PT2、译码器PT3、译码器PT4分别对长延时模块、中延时模块、短延时模块、微延时模块进行精准延时控制。

输入处理模块包括：BNC接收器、CMOS快速比较器U1、高速数字隔离器U2、反相器U3、D触发器A1；输入处理模块还包括D触发器A2，且每个精准延时模块均对应一个D触发器A2；

BNC接收器的输入端接入输入信号，BNC的输出端与CMOS快速比较器U1的同相输入端相连接；CMOS快速比较器U1的反相输入端接入参考电压Vref；CMOS快速比较器U1的输出端与高速数字隔离器U2的输入端相连接；

高速数字隔离器U2的输出端OUT分别与D触发器A1的D端和清零端CLR相连接；D触发器A1的时钟信号输入端CK与有源晶振的输出端相连接，即，D触发器A1的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A1的Q非端与D触发器A1的置位端SET相连接；D触发器A1的输出端即Q端分别与各个D触发器A2的时钟信号输入端CK相连接；

各个D触发器A2的Q端即输出端A2_out分别与相对应的精准延时模块的长延时模块中的计数器L-F1、计数器L-F2、计数器L-F3的使能端PE以及选择器DG1的输入端S1相连接。

每个精准延时模块均对应一个复位模块；

复位模块采用双精度单稳态多谐振荡器，具有相互独立的触发控制和复位控制；

复位模块的Aa端与精准延时模块的微延时模块中的D触发器A6的输出端A6_out相连接；

复位模块的Cda端、Cbd端、Ba端、Bb端、Vdd端均接入电压Vcc；复位模块的T1a端、T1b端、Vss端均与接地端GND相连接，复位模块的Vdd端接电容C2后再与接地端GND相连接；

复位模块的T1a端连接电容器C1的一端，电容器C1的另一端和复位模块的T2a端相连接后再与电阻R2的一端相连接，电阻R2的另一端与可调电阻R1的一端相连接，可调电阻R1的另一端接入电压Vcc；

复位模块的T1b端连接电容器C3的一端，电容器C3的另一端和复位模块的T2b端相连接后再且与电阻R3的一端相连接，电阻R3的另一端与可调电阻R4的一端相连接，可调电阻R4的另一端接入电压Vcc；

复位模块的-Qa端即Qa非端与复位模块的Ab端相连接；复位模块的Qa端悬空；

复位模块的Qb端输出上升沿跳变信号，Qb端与精准延时模块中的数字可编程延时器K1、K2、K3的复位端R_SET相连接；

复位模块的-Qb端即Qb非端输出下降沿跳变信号，-Qb端与精准延时模块中的D触发器A3、A4、A5、A6的清零端CLR相连接。

每个精准延时模块均对应一个输出处理模块；

输出处理模块采用光电耦合器U5；

输出处理模块的An端与精准延时模块的微延时模块中的D触发器A6的输出端A6_out相连接，且An端前设有电阻R5，即，D触发器A6的输出端A6_out与电阻R5的一端相连接，电阻R5的另一端与输出处理模块的An端相连接；

输出处理模块的An端和Ca端之间并联有电容C3，电容C3并联有二极管，即，电容C3的一端与An端相连接，电容C3的另一端与Ca端相连接，且电容C3的一端还与二极管D1的负极相连接，电容C3的另一端还与二极管D1正极相连接，二极管的正极还与接地端GND相连接；

输出处理模块的V1端接入电压V1，输出处理模块的V2端接入电压V2，输出处理模块的V1端和V2端之间并联有电容C4；

输出处理模块的V0端连接电阻R6的一端，电阻R6的另一端连接三极管对管的两个基极，三极管对管的两个集电极分别接入电压V1和电压V2，三极管对管的两个发射极相连接，且三极管对管的两个发射极相连接后再与电阻R7一端相连接，电阻R7的另一端输出信号增强后的精准延时信号即输出信号；

电阻R7的另一端还与二极管D4的负极相连接，二极管D4的正极接与接地端GND1相连接；电阻R7上还并联有两个串联的二极管D2、D3。

长延时模块中，计数器L-F1的输出端TC每隔a的时长输出一个脉冲信号，计数器L-F2的输出端TC每隔b的时长输出一个脉冲信号，计数器L-F3的输出端TC每隔c的时长输出一个脉冲信号，计数器L-F4的输出端TC输出最低c、最高15c，且以c为步进的长延时信号；即，长延时模块的延时范围为c～15c；

中延时模块中，计数器M-F1的输出端TC每隔a的时长输出一个脉冲信号，计数器M-F2的输出端TC每隔b的时长输出一个脉冲信号，计数器M-F3的输出端TC输出以最低b、最高15b，且以b为步进的中延时信号；即，中延时模块的延时范围为b～15b；

短延时模块中，计数器S-F1的输出端TC每隔a的时长输出一个脉冲信号，计数器S-F2的输出端TC输出以最低a、最高15a，且以a为步进的短延时信号；即，短延时模块的延时范围为a～15a；

微延时模块中，计数器XS-F1的输出端TC输出以最低10ns、最高150ns，且以10ns为步进的微延时信号；即，微延时模块的延时范围为10ns～150ns；

其中，c＞b＞a＞10ns。

a＝160ns；b＝2.56us；c＝40.96us。

编码器M输入延时值X，

若c≦X≦15c，则：

对x/c的值取整数，并将所取的整数值作为长延时模块的计数次数；

对x％c/b的值取整数，并将所取的整数值作为中延时模块的计数次数；

对x％c％b/a的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％c％b％a/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

其中，％为取余运算符，且运算时将各数值的单位均换算一致；

若b≦X≦15b，则：

跳过长延时，即长延时模块的计数次数为0次；

对x/b的值取整数，并将所取的整数值作为中延时模块的计数次数；

对x％b/a的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％b％a/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

若a≦X≦15a，则：

跳过长延时和中延时，即长延时模块和中延时模块的计数次数均为0次；

对x/a的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％a/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

若10ns≦X≦150ns，则：

跳过长延时、中延时、短延时，即长延时模块、中延时模块、短延时模块的计数次数均为0次；

对x/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数。

本发明的优点在于：

(1)本发明采用高速数字电路，可以抑制噪声，稳定性好，可靠性好；基本单元电路的结构比较简单，便于集成化。高速数字电路通常是指由于信号的高速变化而使得数字电路中的模拟特性如导线的电感、电容等发生作用的电路，一般认为，工作频率超过50MHz的电路是高速电路，本电路工作频率达到100MHzHz。

(2)本发明的输出处理模块对输出信号进行处理，使输出信号的前后沿变得更陡。

(3)本发明能够实现输入处理模块、精准延时模块、复位模块、编码及译码模块、输出处理模块之间的电气隔离。

(4)本发明能够实现多路同时输出与控制，互相独立，不干扰。

(5)本发明能够在延时范围内实现最小分辨率10ns基础上的任意延时值的精准控制，抖动小，范围宽、且脉宽可调。

附图说明

图1为本发明的一种精密可调节的多路脉冲同步触发系统的整体结构图。

图2为本发明的输入处理模块的电路原理图。

图3为本发明的精准延时模块中的长延时模块的电路原理图。

图4为本发明的精准延时模块中的中延时模块的电路原理图。

图5为本发明的精准延时模块中的短延时模块的电路原理图。

图6为本发明的精准延时模块中的微延时模块的电路原理图。

图7为本发明的复位模块的电路原理图。

图8为本发明的编码及译码模块的电路原理图。

图9为本发明的输出处理模块的电路原理图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

由图1所示，一种精密可调节的多路脉冲同步触发系统，共有n路精准延时通道，系统包括：1个输入处理模块1、n个精准延时模块2、n个复位模块3、n个编码及译码模块4、n个输出处理模块5；其中，

输入处理模块1输入端输入信号，输入处理模块1的输出端分别与此n个精准延时模块2的输入端相连接。此n个精准延时模块2的输出端分别与此n个复位模块3的输入端一一对应相连接，此n个复位模块3的输出端与此n个精准延时模块2的输入端一一对应相连接。此n个精准延时模块2的输出端还分别与此n个输出处理模块5的输入端一一对应相连接，此n个输出处理模块5的输出端分别触发各路激光。此n个编码及译码模块4的输入端均与上位机相连接，此n个编码及译码模块4的输出端分别与此n个精准延时模块2的输入端一一对应相连接。

输入处理模块1用于对输入信号进行初步处理。输入处理模块1对输入信号进行初步处理后，将经初步处理后的输入信号分别发送给此n个精准延时模块2。所述精准延时模块2用于对经初步处理后的输入信号进行精准延时。所述编码及译码模块4用于输入延时值，并根据延时值对精准延时模块2进行控制，控制精准延时模块2对经初步处理后的输入信号进行精准延时。所述精准延时模块2将精准延时后的信号输出给输出处理模块5，输出处理模块5对精准延时后的信号进行增强。所述精准延时模块2将精准延时后的信号输出给复位模块3，复位模块3调节复位时间从而调节经初步处理后的输入信号的宽度。

由图2所示，输入处理模块1包括：1个BNC接收器、1个CMOS快速比较器U1、1个高速数字隔离器U2、1个反相器U3、1个D触发器A1、n个D触发器A2。

本实施例中，所述CMOS快速比较器U1的型号为ADCMP601；所述高速数字隔离器U2的型号为IL710；所述反相器U3的型号为SN74AHC1G04；所述D触发器A1的型号为NC7SZ74。

BNC接收器的输入端用于接收信号，BNC的输出端与CMOS快速比较器U1的同相输入端相连接；CMOS快速比较器U1的反相输入端接入参考电压Vref；CMOS快速比较器U1的输出端与高速数字隔离器U2的输入端相连接。

BNC接收器、高速数字隔离器U2的接地端口均与GND2相连接，且由图2所示，高速数字隔离器U2将原来的接地端GND2隔离成接地端GND。

高速数字隔离器U2的输出端分别与D触发器A1的输入端D和清零端CLR相连接。

D触发器A1的时钟信号输入端CK与100MHz有源温补晶振的输出端相连接，100MHz有源温补晶振输出CLK_NOR信号，即D触发器A1的时钟信号接入100MHz有源温补晶振输出的CLK_NOR信号；所述D触发器A1用于将输入信号同步化到100MHz的时钟域下。

D触发器A1的Q非端与D触发器A1的置位端SET相连接。

D触发器A1的输出端即Q端分别与n个D触发器A2的时钟信号输入端CK相连接。

此n个D触发器A2的Q端即输出端A2_out分别与相对应的各个精准延时模块2中的长延时模块中的计数器的使能端PE相连接。

此n个D触发器A2的输出端A2_out还分别与相对应的各个精准延时模块2中的长延时模块中的选择器DG1的输入端S1相连接，使得选择器DG1能够直接跳过长延时，选择器DG1的使能端IN1为1时输入端S1输入，使能端IN2为1时输入端S2输入。当输入端S1输入时，直接输入A2_out，未经过长延时模块中的计数器即相当于跳过了长延时。

100MHz有源温补晶振的输出端还与反相器U3的输入端相连接，反相器U3输出CLK_INV信号。

每个精准延时模块2均包括：长延时模块、中延时模块、短延时模块、微延时模块。本发明中，长延时模块的延时范围为40.96us～614.4us，步进为40.96us；中延时模块的延时范围为2.56us～38.4us，步进为2.5us；短延时模块的延时范围为160ns～2.4us，步进为160ns；延时模块的延时范围为10ns～150ns，步进为10ns。

以某个精准延时模块2为例，展开描述：

由图3所示，该精准延时模块2中的长延时模块包括：4个计数器，分别为计数器L-F1、计数器L-F2、计数器L-F3、计数器L-F4；数字可编程延时器K1、选择器DG1、D触发器A3。

本发明的长延时模块中，数字可编程延时器K1的型号为AD9501；选择器DG1的型号为DG442；D触发器A3的型号为NC7SZ74；4个计数器均为可预置四位二进制计数器，4个计数器的型号均为SN74F161AD。

前3个计数器即计数器L-F1、计数器L-F2、计数器L-F3的使能端PE均与输入处理模块中的某个D触发器A2的输出端相连接。

前3个计数器即计数器L-F1、计数器L-F2、计数器L-F3的可预置位端P0、P1、P2、P3均与接地端GND相连接。

第1个计数器即计数器L-F1的时钟信号输入端CK与反相器U3的输出端相连接，即计数器L-F1的时钟信号接入反相器U3输出的CLK_INV信号，以将时钟错开，避免时钟速度太快而发生错乱。

第1个计数器即计数器L-F1的输出端TC每隔160ns输出一个脉冲信号，计数器L-F1的输出端TC与计数器L-F2的时钟信号输入端CK相连接，即计数器L-F2的时钟信号输入端CK接入计数器L-F1的输出的脉冲信号。

计数器L-F2的输出端TC每隔2.56us输出一个脉冲信号，计数器L-F2的输出端TC与计数器L-F3的时钟信号输入端CK相连接，即计数器L-F3的时钟信号输入端CK接入计数器L-F2的输出的脉冲信号。

计数器L-F3的输出端TC每隔40.96us输出一个脉冲信号，计数器L-F3的输出端TC与计数器L-F4的时钟信号输入端CK相连接，即计数器L-F4的时钟信号输入端CK接入计数器L-F3的输出的脉冲信号。

计数器L-F4的可预置位端P0、P1、P2、P3均先连接一个电阻后，再与接地端GND相连接。

计数器L-F4的可预置位端P0、P1、P2、P3还分别与相对应的某个编码及译码模块4中的译码器PT1的输出端RB0、RB1、RB2、RB3相连接，通过改变IO的状态，对计数器L-F4进行预置，最终得到以计数器L-F4的输出端TC输出最低40.96us、最高614.4us，且以40.96us为步进的长延时信号。

由于计数器load需要一个时钟信号且需要使能端PE为低电平，因此，计数器L-F4的使能端PE前连接一个数字可编程延时器K1，数字可编程延时器K1的输入端与计数器L-F3的输出端TC相连接，数字可编程延时器K1的输出端与计数器L-F4的使能端PE相连接。

选择器DG1的输入端S1与输入处理模块1的输出端相连接；选择器DG1的输入端S2与计数器L-F4的输出端TC相连接；选择器DG1的输出端OUT与D触发器A3的输入端D相连接。

选择器DG1的使能端IN1、IN2分别与相对应的该个编码及译码模块4中的译码器PT1的输出端RC1、RC2相连接，当选择器DG1的使能端IN1的状态为1时则允许选择器DG1的输入端S1输入；当选择器DG1的使能端IN2的状态为1时则允许选择器DG1的输入端S2输入。

选择器DG1的输出端OUT与D触发器A3的输入端即D端相连接，当选择器DG1的使能端IN1的状态为1时，选择器DG1的输出即为输入端S1的输入；当选择器DG1的使能端IN2的状态为1时，选择器DG1的输出即为输入端S2的输入.

D触发器A3的时钟信号输入端CK与100MHz有源温补晶振的输出端相连接，即D触发器A3的时钟信号接入100MHz有源温补晶振输出的CLK_NOR信号；D触发器A3的Q非端与D触发器A3的置位端SET相连接。

D触发器A3的输出端A3_out即Q端与该精准延时模块2中的中延时模块中的计数器的使能端PE相连接。

D触发器A3的输出端A3_out还与该精准延时模块2中的中延时模块中的选择器DG2的输入端S1相连接，使得选择器DG2能够直接跳过中延时，选择器DG2的使能端IN1为1时输入端S1输入，使能端IN2为1时输入端S2输入。当输入端S1输入时，直接输入A3_out，未经过中延时模块中的计数器即相当于跳过了中延时。

由图4所示，该精准延时模块2中的中延时模块包括：3个计数器，分别为计数器M-F1、计数器M-F2、计数器M-F3；数字可编程延时器K2、选择器DG2、D触发器A4。

本发明的中延时模块中，数字可编程延时器K2的型号为AD9501；选择器DG2的型号为DG442；D触发器A4的型号为NC7SZ74；3个计数器均为可预置四位二进制计数器，3个计数器的型号均为SN74F161AD。

前2个计数器即计数器M-F1、计数器M-F2的使能端PE均与该精准延时模块2中的长延时模块的D触发器A3的输出端相连接。

前2个计数器即计数器M-F1、计数器M-F2的可预置位端P0、P1、P2、P3均与接地端GND相连接。

第1个计数器即计数器M-F1的时钟信号输入端CK与100MHz有源温补晶振的输出端相连接，即计数器M-F1的时钟信号接入100MHz有源温补晶振输出的CLK_NOR信号。

计数器M-F1的输出端TC每隔160ns输出一个脉冲信号，计数器M-F1的输出端TC与计数器M-F2的时钟信号输入端CK相连接，即计数器M-F2的时钟信号输入端CK接入计数器M-F1的输出的脉冲信号。

计数器M-F2的输出端TC每隔2.56ns输出一个脉冲信号，计数器M-F2的输出端TC与计数器M-F3的时钟信号输入端CK相连接，即计数器M-F3的时钟信号输入端CK接入计数器M-F2的输出的脉冲信号。

计数器M-F3的可预置位端P0、P1、P2、P3均先连接一个电阻后，再与接地端GND相连接。

计数器M-F3的可预置位端P0、P1、P2、P3还分别与相对应的该个编码及译码模块4中的译码器PT2的输出端RB0、RB1、RB2、RB3相连接，通过改变IO的状态，对计数器M-F3进行预置，最终得到以计数器M-F3的输出端TC输出最低2.56us、最高38.4us，且以2.56us为步进的中延时信号。

计数器M-F3的使能端PE前连接一个数字可编程延时器K2，数字可编程延时器K2的输入端与计数器M-F2的输出端TC相连接，数字可编程延时器K1的输出端与计数器M-F3的使能端PE相连接。

选择器DG2的输入端S1也与该精准延时模块的长延时模块中的D触发器A3的输出端A3_out相连接；选择器DG1的输入端S2与计数器M-F3的输出端TC相连接；选择器DG2的输出端OUT与D触发器A4的输入端D相连接。

选择器DG2的使能端IN1、IN2分别与相对应的该个编码及译码模块4中的译码器PT2的输出端RC1、RC2相连接，当选择器DG2的使能端IN1的状态为1时则允许选择器DG2的输入端S1输入；当选择器DG2的使能端IN2的状态为1时则允许选择器DG2的输入端S2输入。

选择器DG2的输出端OUT与D触发器A4的输入端即D端相连接，当选择器DG2的使能端IN1的状态为1时，选择器DG2的输出即为输入端S1的输入；当选择器DG2的使能端IN2的状态为1时，选择器DG2的输出即为输入端S2的输入。

D触发器A4的时钟信号输入端CK与反相器U3的输出端相连接，即D触发器A4的时钟信号接入反相器U3输出的CLK_INV信号。

D触发器A4的输出端A4_out即Q端与该精准延时模块2中的短延时模块中的计数器的使能端PE相连接。

D触发器A4的输出端A4_out还与该精准延时模块2中的短延时模块中的选择器DG3的输入端S1相连接，使得选择器DG3能够直接跳过短延时，选择器DG3的使能端IN1为1时输入端S1输入，使能端IN2为1时输入端S2输入。当输入端S1输入时，直接输入A4_out，未经过短延时模块中的计数器即相当于跳过了短延时。

由图5所示，该精准延时模块2中的短延时模块包括：2个计数器，分别为计数器S-F1、计数器S-F2；数字可编程延时器K3、选择器DG3、D触发器A5。

本发明的短延时模块中，数字可编程延时器K3的型号为AD9501；选择器DG3的型号为DG442；D触发器A5的型号为NC7SZ74；2个计数器均为可预置四位二进制计数器，2个计数器的型号均为SN74F161AD。

第1个计数器即计数器S-F1的使能端PE与该精准延时模块2中的中延时模块的D触发器A4的输出端相连接。

计数器S-F1的可预置位端P0、P1、P2、P3均与接地端GND相连接。

计数器S-F1的时钟信号输入端CK与反相器U3的输出端相连接，即计数器S-F1的时钟信号接入反相器U3输出的CLK_INV信号。

计数器S-F1的输出端TC每隔160ns输出一个脉冲信号，计数器S-F1的输出端TC与计数器S-F2的时钟信号输入端CK相连接，即计数器S-F2的时钟信号输入端CK接入计数器M-F1的输出的脉冲信号。

计数器S-F2的可预置位端P0、P1、P2、P3均先连接一个电阻后，再与接地端GND相连接。

计数器S-F2的可预置位端P0、P1、P2、P3还分别与相对应的该个编码及译码模块4中的译码器PT3的输出端RB0、RB1、RB2、RB3相连接，通过改变IO的状态，对计数器S-F2进行预置，最终得到以计数器S-F2的输出端TC输出最低160ns、最高2.4us，且以160ns为步进的短延时信号。

计数器S-F2的使能端PE前连接一个数字可编程延时器K3，数字可编程延时器K3的输入端与计数器S-F1的输出端TC相连接，数字可编程延时器K1的输出端与计数器S-F2的使能端PE相连接。

选择器DG3的输入端S1也与该精准延时模块的中延时模块中的D触发器A4的输出端A4_out相连接；选择器DG3的输入端S2与计数器S-F2的输出端TC相连接；选择器DG3的输出端OUT与D触发器A5的输入端D相连接。

选择器DG3的使能端IN1、IN2分别与相对应的该个编码及译码模块4中的译码器PT3的输出端RC1、RC2相连接，当选择器DG3的使能端IN1的状态为1时则允许选择器DG3的输入端S1输入；当选择器DG3的使能端IN2的状态为1时则允许选择器DG3的输入端S2输入。

选择器DG3的输出端OUT与D触发器A5的输入端即D端相连接，当选择器DG3的使能端IN1的状态为1时，选择器DG3的输出即为输入端S1的输入；当选择器DG3的使能端IN2的状态为1时，选择器DG3的输出即为输入端S2的输入。

D触发器A5的时钟信号输入端CK与100MHz有源温补晶振的输出端相连接，即D触发器A5的时钟信号接入100MHz有源温补晶振输出的CLK_NOR信号；D触发器A5的Q非端与D触发器A5的置位端SET相连接。

D触发器A5的输出端A5_out即Q端与该精准延时模块2中的微延时模块中的计数器的使能端PE相连接。

D触发器A5的输出端A5_out还与该精准延时模块2中的微延时模块中的选择器DG4的输入端S1相连接，使得选择器DG4能够直接跳过微延时，选择器DG4的使能端IN1为1时输入端S1输入，使能端IN2为1时输入端S2输入。当输入端S1输入时，直接输入A5_out，未经过微延时模块中的计数器即相当于跳过了微延时。

由图6所示，该精准延时模块2中的微延时模块包括：1个计数器，即计数器XS-F1；选择器DG4；D触发器A6。

本发明的微延时模块中，选择器DG4的型号为DG442；D触发器A6的型号为NC7SZ74；计数器XS-F1可预置四位二进制计数器，计数器XS-F1的型号均为SN74F161AD。

计数器XS-F1的使能端PE与该精准延时模块2中的短延时模块的D触发器A5的输出端相连接。

计数器XS-F1的时钟信号输入端CK与有源晶振的输出端相连接，即，计数器XS-F1的时钟信号接入有源晶振输出的CLK_NOR信号。

计数器XS-F1的可预置位端P0、P1、P2、P3均先连接一个电阻后，再与接地端GND相连接。

计数器XS-F1的可预置位端P0、P1、P2、P3还分别与相对应的该个编码及译码模块4中的译码器PT4的输出端RB0、RB1、RB2、RB3相连接，通过改变IO的状态，对计数器XS-F1进行预置，最终得到以计数器XS-F1的输出端TC输出最低10ns、最高150ns，且以10ns为步进的微延时信号。

选择器DG4的输入端S1也与该精准延时模块2的短延时模块中的D触发器A5的输出端A5_out相连接；选择器DG4的输入端S2与计数器XS-F1的输出端TC相连接；选择器DG4的输出端OUT与D触发器A6的输入端D相连接。

选择器DG4的使能端IN1、IN2分别与相对应的该个编码及译码模块4中的译码器PT4的输出端RC1、RC2相连接，当选择器DG4的使能端IN1的状态为1时则允许选择器DG4的输入端S1输入；当选择器DG4的使能端IN2的状态为1时则允许选择器DG4的输入端S2输入。

选择器DG4的输出端OUT与D触发器A6的输入端即D端相连接，当选择器DG4的使能端IN1的状态为1时，选择器DG4的输出即为输入端S1的输入；当选择器DG4的使能端IN2的状态为1时，选择器DG4的输出即为输入端S2的输入。

D触发器A6的时钟信号输入端CK与反相器U3的输出端相连接，即，D触发器A6的时钟信号接入反相器U3输出的CLK_INV信号；D触发器A6的Q非端与D触发器A6的置位端SET相连接。

D触发器A6的输出端A6_out即Q端与相对应的某个复位模块3的Aainput端即Aa端相连接，D触发器A6的输出端即Q端还与相对应的某个输出处理模块5的输入端相连接。

由图7所示，每个复位模块3均采用双精度单稳态多谐振荡器，本发明中，双精度单稳态多谐振荡器的型号为HCF4538BEY，双精度单稳态多谐振荡器具有独立的触发和复位控制，使得该复位模块3可重新触发和重新设置，控制输入是内部锁定的。复位模块3有两个触发输入，允许上升或下降的边缘触发。

该复位模块3在接收到一个边沿跳变信号后，延时可调节的指定时间，输出一段脉宽可调节的电平信号，有正相反相两种输出方式，而且分别有两组输入输出，其中，A组输入有Ta1、Ta2，输出为Qa和Qa非；B组输入有Tb1、Tb2，输出为Qb和Qb非，两组原理完全一致。由此，对于边沿跳变信号，可以指定延时时间输出指定方向跳变的边沿信号；对于电平信号，可取其上升或下降沿触发电路，在延时一定时间后输出指定脉宽的信号即可达到复位效果。

双精度单稳态多谐振荡器的Aa端与D触发器A6的输出端相连接。

双精度单稳态多谐振荡器的Cda端、Cbd端、Ba端、Bb端、Vdd端均接入电压Vcc。

双精度单稳态多谐振荡器的T1a端、T1b端、Vss端均与接地端GND相连接，且Vdd端接电容C2后再与接地端GND相连接。

双精度单稳态多谐振荡器的T1a端连接电容器C1的一端，电容器C1的另一端和双精度单稳态多谐振荡器的T2a端相连接后再与电阻R2的一端相连接，电阻R2的另一端与可调电阻R1的一端相连接，可调电阻R1的另一端接入电压Vcc。

双精度单稳态多谐振荡器的T1b端连接电容器C3的一端，电容器C3的另一端和双精度单稳态多谐振荡器的T2b端相连接后再且与电阻R3的一端相连接，电阻R3的另一端与可调电阻R4的一端相连接，可调电阻R4的另一端接入电压Vcc。

双精度单稳态多谐振荡器的-Qa端即Qa非端与双精度单稳态多谐振荡器的Ab端相连接。

双精度单稳态多谐振荡器的Qa端悬空，不接任何管脚。

双精度单稳态多谐振荡器的Qb端输出上升沿跳变信号，Qb端与相对应的该精准延时模块2中的数字可编程延时器K1、K2、K3的复位端R_SET相连接。

双精度单稳态多谐振荡器的-Qb端即Qb非端输出下降沿跳变信号，-Qb端与相对应的该精准延时模块2和输入处理模块1中D触发器A1、A2、A3、A4、A5、A6的清零端CLR相连接。

本发明中，可调电阻R1的可调阻值范围为0～10KΩ；电阻R2的阻值为1KΩ；电阻R3的阻值为1KΩ；可调电阻R4的可调阻值范围为0～50KΩ；电容C1的容量为10nF；电容C2的容量为100pF；电容C3的容量为10nF；电压Vcc的取值为5V。

在复位模块3中，通过调节可调电阻R1的大小来调节输出脉冲的宽度，通过调节可调电阻R4的大小来调节复位脉冲的宽度，输出脉冲的宽度是指输入信号经过延时后输出持续的时间，若一个信号延时一段时间后输出，高电平持续时间为300ns，可以通过调节R1使得其高电平持续时间即宽度为200ns；复位脉冲即为复位模块输出的一个沿变信号，复位脉冲的宽度即为该脉冲持续的时间。由于复位模块会输出一个沿变信号，下降沿的沿变给D触发器作为复位信号，通过调节复位模块中R1的阻值即可控制沿变时间，即控制来脉冲后多久会输出这个沿变，从而可以调节输出脉冲的宽度，故通过复位模块3调节复位的时间从而调节输出脉冲的宽度，最后将复位模块3的输出端即双精度单稳态多谐振荡器的Qb非端即-Qb端分别与D触发器A2、D触发器A3、D触发器A4、D触发器A5、D触发器A6的清零端CLR相连接。

由图8所示，每个编码及译码模块4均包括：1个编码器M；4个译码器，分别为译码器PT1、译码器PT2、译码器PT3、译码器PT4。

本发明中，编码器M的型号为PIC16F877A；4个译码器的型号均为PIC16F73。

由于现有的译码器无法满足本发明的需求，无法随情况变化IO口的状态，因此，选用单片机实现译码器的功能。

与该精准延时模块2相对应的该个编码及译码模块4中的译码器PT1、译码器PT2、译码器PT3、译码器PT4，分别与该精准延时模块2中的长延时模块、中延时模块、短延时模块、微延时模块相对应。

译码器PT1包括：4个输入端，6个输出端，且6个输出端分别为RBO、RB1、RB2、RB3、RC1、RC2；其中，译码器PT1的4个输入端分别与编码器M的输出端RA0、RA1、RA2、RA3相连接；译码器PT1的输出端RBO、RB1、RB2、RB3分别与相对应的该精准延时模块2中的长延时模块的计数器L-F4的可预置位端P0、P1、P2、P3相连接，译码器PT1的输出端RC1、RC2分别与相对应的该精准延时模块2中的长延时模块的选择器DG1的使能端IN1、IN2相连接。译码器PT1的作用为：直接跳过长延时即不计数，相当于计数0次；使长延时模块的计数器L-F4的计数为1～15次。

下表1为长延时模块的编码及译码表：

表1

根据长延时模块的编码及译码表，若想长延时模块不计数直接跳过长延时，则译码器PT1的RC1端口为1，RC2端口为0，RB0～RB3端口为X即任意状态时，即相当于图3中长延时模块的选择器DG1的使能端IN1为1，IN2为0，即直接输出A2_out跳过长延时。其余长延时模块计数次数的原理一致，当计数1次时根据该编码及译码表得到各端口状态；

译码器PT1总共有6个端口，6个端口的状态可使长延时模块为可预置计数次数；若译码器PT1的RB0～RB3端口都为1，则长延时模块只能计数1次；若译码器PT1的RB0端口为1，RB1-RB3～RB3端口都为0，则长延时模块可以计数15次。

译码器PT2包括：4个输入端，6个输出端，且6个输出端分别为RBO、RB1、RB2、RB3、RC1、RC2；其中，译码器PT2的4个输入端分别与编码器M的输出端RB1、RB2、RB3、RB4相连接；译码器PT2的输出端RBO、RB1、RB2、RB3分别与相对应的该精准延时模块2中的中延时模块的计数器M-F3的可预置位端P0、P1、P2、P3相连接，译码器PT2的输出端RC1、RC2分别与相对应的该精准延时模块2中的中延时模块的选择器DG2的使能端IN1、IN2相连接。译码器PT2的作用为：直接跳过中延时即不计数，相当于计数0次；使中延时模块的计数器M-F3的计数为1～15次。中延时模块的编码及译码表与长延时模块的原理一致。

译码器PT3包括：4个输入端，6个输出端，且6个输出端分别为RBO、RB1、RB2、RB3、RC1、RC2；其中，译码器PT3的4个输入端分别与编码器M的输出端RD0、RD1、RD2、RD3相连接；译码器PT3的输出端RBO、RB1、RB2、RB3分别与相对应的该精准延时模块2中的短延时模块的计数器S-F2的可预置位端P0、P1、P2、P3相连接，译码器PT3的输出端RC1、RC2分别与相对应的该精准延时模块2中的短延时模块的选择器DG3的使能端IN1、IN2相连接。译码器PT3的作用为：直接跳过短延时即不计数，相当于计数0次；使短延时模块的计数器S-F2的计数为1～15次。短延时模块的编码及译码表与长延时模块的原理一致。

译码器PT4包括：4个输入端，6个输出端，且6个输出端分别为RBO、RB1、RB2、RB3、RC1、RC2；其中，译码器PT4的4个输入端分别与编码器M的输出端RD4、RD5、RD6、RD7相连接；译码器PT4的输出端RBO、RB1、RB2、RB3分别与相对应的该精准延时模块2中的微延时模块的计数器XS-F1的可预置位端P0、P1、P2、P3相连接，译码器PT4的输出端RC1、RC2分别与相对应的该精准延时模块2中的微延时模块的选择器DG4的使能端IN1、IN2相连接。译码器PT4的作用为：直接跳过微延时即不计数，相当于计数0次；使微延时模块的计数器XS-F1的计数为1～15次。微延时模块的编码及译码表与长延时模块的原理一致。

编码器M的输入端连接上位机，将延时值输入至上位机，通过计算即可以确定各个模块应该延时多少次，从而根据编码译码表得出编码器M的各个端口应该是1还是0。

例如：上位机计算得到长延时模块需计数1次，编码器M的RA0端口为1，RA1～RA3端口为0；中延时模块需计数0次，编码器M的RB1～RB4端口为0；短延时模块需计数3次，编码器M的RD0和RD1端口为1，RD2和RD3端口为0，微延时模块需计数3次，编码器的RD4和RD5端口为1，RD6和RD7端口为0，各译码器的端口状态查表可得。

由图9所示，每个输出处理模块均采用光电耦合器U5，本发明中，光电耦合器U5的型号为HCPL3120。

某个输出处理模5的光电耦合器U5的An端与相对应的该个精准延时模块2中的D触发器A6的输出端相连接。且光电耦合器U5的An端前设有电阻R5，即，该精准延时模块2中的D触发器A6的输出端与电阻R5的一端相连接，电阻R5的另一端与该输出处理模5的光电耦合器U5的An端相连接。

光电耦合器U5的An端和Ca端之间并联有电容C3，电容C3并联有二极管，即，电容C3的一端与An端相连接，电容C3的另一端与Ca端相连接，且电容C3的一端还与二极管D1的负极相连接，电容C3的另一端还与二极管D1正极相连接，二极管的正极还与接地端GND相连接；

光电耦合器U5的V1端接入电压V1，光电耦合器U5的V2端接入电压V2，光电耦合器U5的V1端和V2端之间并联有电容C4。

光电耦合器U5的V0端连接电阻R6的一端，电阻R6的另一端连接三极管对管的两个基极b，三极管对管的两个集电极c分别接入电压V1和电压V2，三极管对管的两个发射极e相连接，且三极管对管的两个发射极e相连接后还与电阻R7一端相连接，电阻R7的另一端输出信号增强后的精准延时信号即输出信号。

电阻R7的另一端还与二极管D4的负极相连接，二极管D4的正极接与接地端GND1相连接；电阻R7上还并联有两个串联的二极管D2、D3。

所述输出处理模块5能够实现中间若干模块和输出处理模块之间的电气隔离，以及能够实现输出信号的增强，使得输出信号的前后沿更加陡峭。

在输入处理模块1中，接入一光耦，将原先的GND2隔离至GND，经过中间的精准延时模块2、复位模块3、编码及译码模块4后接入到了输出处理模块5，在输出处理模块5中，再接入一光耦，将GND隔离至GND1，从而实现电气隔离。

本发明的一种精密可调节的多路脉冲同步触发系统的工作方式为：

首先通过上位机输入本系统需要的延时值x：

若40.96us≦x≦614.4us，则：

对x/40.96us的值取整数，并将所取的整数值作为长延时模块的计数次数；

对x％40.96us/2.56us的值取整数，并将所取的整数值作为中延时模块的计数次数；其中，％为取余运算符；

对x％40.96us％2.56us/160ns的值取整数，并将所取的整数值作为短延时模块的计数次数；其中，运算时需将各单位换算成与延时值x的单位一致；

对x％40.96us％2.56us％160ns/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

例如：通过上位机输入本系统的延时值x＝89.450us，经过上述计算方式可知：长延时模块的计数次数为2次，中延时模块的计数次数为2次，短延时模块的计数次数为15次，微延时模块的计数次数为1次。

若2.56us≦x≦38.4us，则：

跳过长延时，即长延时模块的计数次数为0次；

对x/2.56us的值取整数，并将所取的整数值作为中延时模块的计数次数；

对x％2.56us/160ns的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％2.56us％160ns/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

例如：通过上位机输入本系统的延时值x＝35.810us，经过上述计算方式可知：长延时模块的计数次数为0次，中延时模块的计数次数为13次，短延时模块的计数次数为15次，微延时模块的计数次数为13次。

若160ns≦x≦2.4us，则：

跳过长延时和中延时，即长延时模块和中延时模块的计数次数均为0次；

对x/160ns的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％160ns/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

例如：通过上位机输入本系统的延时值x＝500ns，经过上述计算方式可知：长延时模块的计数次数为0次，中延时模块的计数次数为0次，短延时模块的计数次数为3次，微延时模块的计数次数为2次。

若10ns≦x≦150ns，则：

跳过长延时、中延时、短延时，即长延时模块、中延时模块、短延时模块的计数次数均为0次；

对x/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

例如：通过上位机输入本系统的延时值x＝130ns，经过上述计算方式可知：长延时模块的计数次数为0次，中延时模块的计数次数为0次，短延时模块的计数次数为0次，微延时模块的计数次数为13次。

以上仅为本发明创造的较佳实施例而已，并不用以限制本发明创造，凡在本发明创造的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明创造的保护范围之内。

Claims (10)

1.一种精准延时模块，其特征在于，精准延时模块(2)包括：按照信号传输方向依次相连接的长延时模块、中延时模块、短延时模块、微延时模块；其中，

长延时模块包括：4个计数器，分别为按照信号传输方向依次相连接的计数器L-F1、计数器L-F2、计数器L-F3、计数器L-F4；数字可编程延时器K1；选择器DG1；D触发器A3；

中延时模块包括：3个计数器，分别为计数器M-F1、计数器M-F2、计数器M-F3；数字可编程延时器K2；选择器DG2；D触发器A4；

短延时模块包括：2个计数器，分别为计数器S-F1、计数器S-F2；数字可编程延时器K3；选择器DG3；D触发器A5；

微延时模块包括：1个计数器，即计数器XS-F1；选择器DG4；D触发器A6；

长延时模块中：

计数器L-F1、计数器L-F2、计数器L-F3的使能端PE均接入输入信号；

计数器L-F1、计数器L-F2、计数器L-F3的可预置位端P0、P1、P2、P3均分别与接地端GND相连接；计数器L-F4的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器L-F4的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器L-F4的可预置位端P0、P1、P2、P3的状态；

计数器L-F1的时钟信号输入端CK与反相器U3的输出端相连接，反相器U3的输入端与有源晶振的输出端连接，有源晶振输出CLK_NOR信号，反相器U3输出CLK_INV信号；即，计数器L-F1的时钟信号接入反相器U3输出的CLK_INV信号；

计数器L-F1的输出端TC与计数器L-F2的时钟信号输入端CK相连接，即，计数器L-F2的时钟信号接入计数器L-F1输出的脉冲信号；

计数器L-F2的输出端TC与计数器L-F3的时钟信号输入端CK相连接，即，计数器L-F3的时钟信号接入计数器L-F2输出的脉冲信号；

计数器L-F3的输出端TC与计数器L-F4的时钟信号输入端CK相连接，即，计数器L-F4的时钟信号接入计数器L-F3输出的脉冲信号；

计数器L-F4的使能端PE与数字可编程延时器K1的输出端相连接，数字可编程延时器K1的输入端与计数器L-F3的输出端TC相连接；

选择器DG1的输入端S1也接入输入信号；选择器DG1的输入端S2与计数器L-F4的输出端TC相连接；选择器DG1的输出端OUT与D触发器A3的输入端D相连接；

选择器DG1的使能端IN1的状态为1时，则允许选择器DG1的输入端S1输入，即选择器DG1的输出即为输入端S1的输入；选择器DG1的使能端IN2的状态为1时，则允许选择器DG1的输入端S2输入，即选择器DG1的输出即为输入端S2的输入；

D触发器A3的时钟信号输入端CK与有源晶振的输出端相连接，即D触发器A3的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A3的Q非端与D触发器A3的置位端SET相连接；

D触发器A3的Q端即输出端A3_out分别与该精准延时模块(2)的中延时模块中的计数器M-F1、计数器M-F2的使能端PE以及选择器DG2的输入端S1相连接；

中延时模块中：

计数器M-F1、计数器M-F2的使能端PE均与该精准延时模块(2)的长延时模块中的D触发器A3的输出端A3_out相连接；

计数器M-F1、计数器M-F2的可预置位端P0、P1、P2、P3均分别与接地端GND相连接；计数器M-F3的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器M-F3的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器M-F3的可预置位端P0、P1、P2、P3的状态；

计数器M-F1的时钟信号输入端CK与有源晶振的输出端相连接，即，计数器M-F1的时钟信号接入有源晶振输出的CLK_NOR信号；

计数器M-F1的输出端TC与计数器M-F2的时钟信号输入端CK相连接，即，计数器M-F2的时钟信号接入计数器M-F1输出的脉冲信号；

计数器M-F2的输出端TC与计数器M-F3的时钟信号输入端CK相连接，即，计数器M-F3的时钟信号接入计数器M-F2输出的脉冲信号；

计数器M-F3的使能端PE与数字可编程延时器K2的输出端相连接，数字可编程延时器K2的输入端与计数器M-F2的输出端TC相连接；

选择器DG2的输入端S1也与该精准延时模块(2)的长延时模块中的D触发器A3的输出端A3_out相连接；选择器DG1的输入端S2与计数器M-F3的输出端TC相连接；选择器DG2的输出端OUT与D触发器A4的输入端D相连接；

选择器DG2的使能端IN1的状态为1时，则允许选择器DG2的输入端S1输入，即选择器DG2的输出即为输入端S1的输入；选择器DG2的使能端IN2的状态为1时，则允许选择器DG2的输入端S2输入，即选择器DG2的输出即为输入端S2的输入；

D触发器A4的时钟信号输入端CK与反相器U3的输出端相连接，即，D触发器A4的时钟信号接入反相器U3输出的CLK_INV信号；D触发器A4的Q非端与D触发器A4的置位端SET相连接；

D触发器A4的Q端即输出端A4_out分别与该精准延时模块(2)的短延时模块中的计数器S-F1使能端PE以及选择器DG3的输入端S1相连接；

短延时模块中：

计数器S-F1的使能端PE与该精准延时模块(2)的中延时模块中的D触发器A4的输出端A4_out相连接；

计数器S-F1的可预置位端P0、P1、P2、P3分别与接地端GND相连接；计数器S-F2的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器S-F2的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器S-F2的可预置位端P0、P1、P2、P3的状态；

计数器S-F1的时钟信号输入端CK与反相器U3的输出端相连接，即，计数器S-F1的时钟信号接入反相器U3输出的CLK_INV信号；

计数器S-F1的输出端TC与计数器S-F2的时钟信号输入端CK相连接，即计数器S-F2的时钟信号接入计数器M-F1的输出的脉冲信号；

计数器S-F2的使能端PE与数字可编程延时器K3的输出端相连接，数字可编程延时器K3的输入端与计数器S-F1的输出端TC相连接；

选择器DG3的输入端S1也与该精准延时模块(2)的中延时模块中的D触发器A4的输出端A4_out相连接；选择器DG3的输入端S2与计数器S-F2的输出端TC相连接；选择器DG3的输出端OUT与D触发器A5的输入端D相连接；

选择器DG3的使能端IN1的状态为1时，则允许选择器DG3的输入端S1输入，即选择器DG3的输出即为输入端S1的输入；选择器DG3的使能端IN2的状态为1时，则允许选择器DG3的输入端S2输入，即选择器DG3的输出即为输入端S2的输入；

D触发器A5的时钟信号输入端CK与有源晶振的输出端相连接，即，D触发器A5的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A5的Q非端与D触发器A5的置位端SET相连接；

D触发器A5的Q端即输出端A5_out与该精准延时模块(2)的微延时模块中的计数器XS-F1的使能端PE以及选择器DG4的输入端S1相连接；

微延时模块中：

计数器XS-F1的使能端PE与该精准延时模块(2)的短延时模块中的D触发器A5的输出端A5_out相连接；

计数器XS-F1的可预置位端P0、P1、P2、P3先分别连接一个电阻后，再分别与接地端GND相连接；计数器XS-F1的可预置位端P0、P1、P2、P3还分别接入控制信号，用于控制计数器XS-F1的可预置位端P0、P1、P2、P3的状态；

计数器XS-F1的时钟信号输入端CK与有源晶振的输出端相连接，即，计数器XS-F1的时钟信号接入有源晶振输出的CLK_NOR信号；

选择器DG4的输入端S1也与该精准延时模块(2)的短延时模块中的D触发器A5的输出端A5_out相连接；选择器DG4的输入端S2与计数器XS-F1的输出端TC相连接；选择器DG4的输出端OUT与D触发器A6的输入端D相连接；

选择器DG4的使能端IN1、IN2分别与编码及译码模块(4)中的译码器PT4的输出端RC1、RC2相连接；

D触发器A6的时钟信号输入端CK与反相器U3的输出端相连接，即，D触发器A6的时钟信号接入反相器U3输出的CLK_INV信号；D触发器A6的Q非端与D触发器A6的置位端SET相连接；

D触发器A6的Q端即输出端A6_out输出精准延时信号。

2.一种含有权利要求1所述的精准延时模块的精密可调节的多路脉冲同步触发系统，其特征在于，系统包括：输入处理模块(1)、精准延时模块(2)、复位模块(3)、编码及译码模块(4)、输出处理模块(5)；

输入处理模块(1)用于对输入信号进行初步处理，输入处理模块(1)将经初步处理后的输入信号发送给精准延时模块(2)；

编码及译码模块(4)中输入延时值，并根据延时值对精准延时模块(2)进行控制，控制精准延时模块(2)对经初步处理后的输入信号进行精准延时；

精准延时模块(2)将精准延时信号输出给输出处理模块(5)，输出处理模块(5)对精准延时信号进行信号增强，得到信号增强后的精准延时信号即输出信号，该输出信号用于触发激光；

精准延时模块(2)将精准延时信号输出给复位模块(3)，复位模块(3)通过调节复位时间从而对精准延时信号进行宽度调节。

3.根据权利要求2所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，系统共有n路精准延时通道，且系统中包括n个精准延时模块(2)，n≧1；每个精准延时模块(2)分别对应一路精准延时通道，每个精准延时模块(2)均分别输出一路精准延时信号。

4.根据权利要求2或3所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，每个精准延时模块(2)均对应一个编码及译码模块(4)；

编码及译码模块(4)包括：编码器M；4个译码器，分别为译码器PT1、译码器PT2、译码器PT3、译码器PT4；其中，

编码器M的输入端与上位机相连接，通过上位机输入延时值X；

译码器PT1包括：4个输入端，6个输出端；

译码器PT1的4个输入端分别与编码器M的输出端RA0、RA1、RA2、RA3相连接；译码器PT1的输出端RBO、RB1、RB2、RB3分别与精准延时模块(2)的长延时模块中的计数器L-F4的可预置位端P0、P1、P2、P3相连接，译码器PT1的输出端RC1、RC2分别与精准延时模块(2)的长延时模块中的选择器DG1的使能端IN1、IN2相连接；

译码器PT2包括：4个输入端，6个输出端；

译码器PT2的4个输入端分别与编码器M的输出端RB1、RB2、RB3、RB4相连接；译码器PT2的输出端RBO、RB1、RB2、RB3分别与精准延时模块(2)的中延时模块中的计数器M-F3的可预置位端P0、P1、P2、P3相连接，译码器PT2的输出端RC1、RC2分别与精准延时模块(2)的中延时模块中的选择器DG2的使能端IN1、IN2相连接；

译码器PT3包括：4个输入端，6个输出端；

译码器PT3的4个输入端分别与编码器M的输出端RD0、RD1、RD2、RD3相连接；译码器PT3的输出端RBO、RB1、RB2、RB3分别与精准延时模块(2)的短延时模块中的计数器S-F2的可预置位端P0、P1、P2、P3相连接，译码器PT3的输出端RC1、RC2分别与精准延时模块(2)的短延时模块中的选择器DG3的使能端IN1、IN2相连接；

译码器PT4包括：4个输入端，6个输出端；

译码器PT4的4个输入端分别与编码器M的输出端RD4、RD5、RD6、RD7相连接；译码器PT4的输出端RBO、RB1、RB2、RB3分别与精准延时模块(2)的微延时模块中的计数器XS-F1的可预置位端P0、P1、P2、P3相连接，译码器PT4的输出端RC1、RC2分别与精准延时模块(2)的微延时模块的选择器DG4的使能端IN1、IN2相连接；

编码器M根据延时值X分别计算出精准延时模块(2)中的长延时模块、中延时模块、短延时模块、微延时模块的计数次数；并通过译码器PT1、译码器PT2、译码器PT3、译码器PT4分别对长延时模块、中延时模块、短延时模块、微延时模块进行精准延时控制。

5.根据权利要求2或3所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，输入处理模块(1)包括：BNC接收器、CMOS快速比较器U1、高速数字隔离器U2、反相器U3、D触发器A1；输入处理模块(1)还包括D触发器A2，且每个精准延时模块(2)均对应一个D触发器A2；

BNC接收器的输入端接入输入信号，BNC的输出端与CMOS快速比较器U1的同相输入端相连接；CMOS快速比较器U1的反相输入端接入参考电压Vref；CMOS快速比较器U1的输出端与高速数字隔离器U2的输入端相连接；

高速数字隔离器U2的输出端OUT分别与D触发器A1的D端和清零端CLR相连接；D触发器A1的时钟信号输入端CK与有源晶振的输出端相连接，即，D触发器A1的时钟信号接入有源晶振输出的CLK_NOR信号；D触发器A1的Q非端与D触发器A1的置位端SET相连接；D触发器A1的输出端即Q端分别与各个D触发器A2的时钟信号输入端CK相连接；

各个D触发器A2的Q端即输出端A2_out分别与相对应的精准延时模块(2)的长延时模块中的计数器L-F1、计数器L-F2、计数器L-F3的使能端PE以及选择器DG1的输入端S1相连接。

6.根据权利要求2或3所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，每个精准延时模块(2)均对应一个复位模块(3)；

复位模块(3)采用双精度单稳态多谐振荡器，具有相互独立的触发控制和复位控制；

复位模块(3)的Aa端与精准延时模块(2)的微延时模块中的D触发器A6的输出端A6_out相连接；

复位模块(3)的Cda端、Cbd端、Ba端、Bb端、Vdd端均接入电压Vcc；复位模块(3)的T1a端、T1b端、Vss端均与接地端GND相连接，复位模块(3)的Vdd端接电容C2后再与接地端GND相连接；

复位模块(3)的T1a端连接电容器C1的一端，电容器C1的另一端和复位模块(3)的T2a端相连接后再与电阻R2的一端相连接，电阻R2的另一端与可调电阻R1的一端相连接，可调电阻R1的另一端接入电压Vcc；

复位模块(3)的T1b端连接电容器C3的一端，电容器C3的另一端和复位模块(3)的T2b端相连接后再且与电阻R3的一端相连接，电阻R3的另一端与可调电阻R4的一端相连接，可调电阻R4的另一端接入电压Vcc；

复位模块(3)的-Qa端即Qa非端与复位模块(3)的Ab端相连接；复位模块(3)的Qa端悬空；

复位模块(3)的Qb端输出上升沿跳变信号，Qb端与精准延时模块(2)中的数字可编程延时器K1、K2、K3的复位端R_SET相连接；

复位模块(3)的-Qb端即Qb非端输出下降沿跳变信号，-Qb端与精准延时模块(2)中的D触发器A3、A4、A5、A6的清零端CLR相连接。

7.根据权利要求2或3所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，每个精准延时模块(2)均对应一个输出处理模块(5)；

输出处理模块(5)采用光电耦合器U5；

输出处理模块(5)的An端与精准延时模块(2)的微延时模块中的D触发器A6的输出端A6_out相连接，且An端前设有电阻R5，即，D触发器A6的输出端A6_out与电阻R5的一端相连接，电阻R5的另一端与输出处理模块(5)的An端相连接；

输出处理模块(5)的An端和Ca端之间并联有电容C3，电容C3并联有二极管，即，电容C3的一端与An端相连接，电容C3的另一端与Ca端相连接，且电容C3的一端还与二极管D1的负极相连接，电容C3的另一端还与二极管D1正极相连接，二极管的正极还与接地端GND相连接；

输出处理模块(5)的V1端接入电压V1，输出处理模块(5)的V2端接入电压V2，输出处理模块(5)的V1端和V2端之间并联有电容C4；

输出处理模块(5)的V0端连接电阻R6的一端，电阻R6的另一端连接三极管对管的两个基极，三极管对管的两个集电极分别接入电压V1和电压V2，三极管对管的两个发射极相连接，且三极管对管的两个发射极相连接后再与电阻R7一端相连接，电阻R7的另一端输出信号增强后的精准延时信号即输出信号；

电阻R7的另一端还与二极管D4的负极相连接，二极管D4的正极接与接地端GND1相连接；电阻R7上还并联有两个串联的二极管D2、D3。

8.根据权利要求4所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，

长延时模块中，计数器L-F1的输出端TC每隔a的时长输出一个脉冲信号，计数器L-F2的输出端TC每隔b的时长输出一个脉冲信号，计数器L-F3的输出端TC每隔c的时长输出一个脉冲信号，计数器L-F4的输出端TC输出最低c、最高15c，且以c为步进的长延时信号；即，长延时模块的延时范围为c～15c；

中延时模块中，计数器M-F1的输出端TC每隔a的时长输出一个脉冲信号，计数器M-F2的输出端TC每隔b的时长输出一个脉冲信号，计数器M-F3的输出端TC输出以最低b、最高15b，且以b为步进的中延时信号；即，中延时模块的延时范围为b～15b；

短延时模块中，计数器S-F1的输出端TC每隔a的时长输出一个脉冲信号，计数器S-F2的输出端TC输出以最低a、最高15a，且以a为步进的短延时信号；即，短延时模块的延时范围为a～15a；

微延时模块中，计数器XS-F1的输出端TC输出以最低10ns、最高150ns，且以10ns为步进的微延时信号；即，微延时模块的延时范围为10ns～150ns；

其中，c＞b＞a＞10ns。

9.根据权利要求8所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，a＝160ns；b＝2.56us；c＝40.96us。

10.根据权利要求8或9所述的一种精密可调节的多路脉冲同步触发系统，其特征在于，编码器M输入延时值X，

若c≦X≦15c，则：

对x/c的值取整数，并将所取的整数值作为长延时模块的计数次数；

对x％c/b的值取整数，并将所取的整数值作为中延时模块的计数次数；

对x％c％b/a的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％c％b％a/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

其中，％为取余运算符，且运算时将各数值的单位均换算一致；

若b≦X≦15b，则：

跳过长延时，即长延时模块的计数次数为0次；

对x/b的值取整数，并将所取的整数值作为中延时模块的计数次数；

对x％b/a的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％b％a/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

若a≦X≦15a，则：

跳过长延时和中延时，即长延时模块和中延时模块的计数次数均为0次；

对x/a的值取整数，并将所取的整数值作为短延时模块的计数次数；

对x％a/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数；

若10ns≦X≦150ns，则：

跳过长延时、中延时、短延时，即长延时模块、中延时模块、短延时模块的计数次数均为0次；

对x/10ns的值取整数，并将所取的整数值作为微延时模块的计数次数。

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