CN111564440A - 半导体结构及制备方法 - Google Patents
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Abstract
本申请涉及半导体技术领域，具体涉及一种半导体结构的制备方法，包括以下步骤：提供半导体衬底，所述半导体衬底上形成有半导体部件；在所述半导体衬底上提供形成接触部或电极的表面；在所述表面上形成接触部或电极；其中，所述接触部或电极由InGaZnO形成。与多晶硅相比，InGaZnO具有更低的电阻率和更高的迁移率。一方面本实施例通过工艺温度低温化形成晶体管内的接触部，可以防止DRAM单元中晶体管的掺杂物扩散和失活，改善短道效应，另一方面本实施例通过工艺温度低温化形成电容器的上电极，减少在电容器的介电层上施加热压，从而可以改善漏电流的问题。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及制备方法。
背景技术
随着半导体制造程序的持续发展，使得半导体装置具有较细微的图案和/或较高的集成度(integration)。在半导体装置内的各种图案之间，通常使用接触部以提供电路装置和/或内连接层之间的电接触。传统接触部通常是P、Si的掺杂层(P-doped poly Si)，具体使用高浓度的P(浓度>1E20cm-3)，通过与多晶硅(poly Si)掺杂(doping)原位(in-situ)沉积形成。而硅源气体需要在450-520℃的情况下用非晶态(amorphous)Si进行蒸镀，后续在大于650℃的温度情况下进行退火(annealing)，最后成为多晶硅(poly Si)来使用。此外，电容器的上电极(Plate poly)通常是B、Si的掺杂层(B-doped poly Si)，具体使用浓度>1E21cm-3的B与多晶硅(poly Si)掺杂(doping)原位(in-situ)沉积形成。而硅源气体需要在400-450℃情况下成长(as-growing)到结晶状态来使用。但是上述工艺存在掺杂物扩散(dopant diffusion)或失去活性(deactivation)的问题，这样一方面会降低晶体管(Transistor)的性能，另一方面会增加向电容器(capacitor)施加的热应力(thermalstress)，导致电介质膜的漏电流(leakage current)。
发明内容
本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种半导体结构及制备方法，提高了晶体管的性能，减少向电容器施加的热应力，改善电介质膜漏电流的问题。
为了实现上述目的，本申请第一方面提供了一种半导体结构的制备方法，包括以下步骤：
提供半导体衬底，所述半导体衬底上形成有半导体部件；
在所述半导体衬底上提供形成接触部或电极的表面；
在所述表面上形成接触部或电极；
其中，所述接触部或电极由InGaZnO形成。
本申请第二方面提供了一种半导体结构，包括：
半导体衬底，所述半导体衬底形成有半导体部件，所述半导体衬底上具有形成接触部或电极的表面；
接触部或电极，所述接触部或电极形成于所述表面上；
所述接触部或电极由InGaZnO形成。
本申请第三方面提供了一种半导体结构，包括：
半导体衬底；
半导体衬底上形成有晶体管部件，包括栅极和源/漏区；
位于源/漏区上的自对准接触部，该自对准接触部包括InGaZnO。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本申请一些实施例中IGZO与多晶硅、单晶硅迁移率的对比曲线，其中A代表多晶硅，B代表单晶硅，C代表IGZO；
图2为本申请一些实施例中IGZO与多晶硅电阻率的对比曲线，其中A代表IGZO；
图3为本申请一些实施例中IGZO的吸收光强度与入射角度的曲线图；
图4为本申请一些实施例的电压与漏电密度的曲线图，其中A代表B掺杂的SiGe，B代表IGZO；
图5为本申请一些实施例的不同温度对热应力的影响曲线。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本申请涉及一种半导体结构的制备方法，具体地，该半导体结构可以是DRAM，DRAM包括一电容器和一晶体管，具体地，本实施例中的电容器呈圆柱形，本实施例将对该半导体结构的制备方法进行详细描述。
提供一半导体衬底，半导体衬底可以包括硅(Si)、镓(Ga)、砷化镓(GaAs)、氮化镓(GaN)，应变硅(strained silicon)，硅锗(SiGe)、碳化硅(SiC)，钻石，外延层(epitaxylayer)及其组合，但是本公开不限于此。一井区(未示出)可以形成于半导体衬底中。井区可以是中性，或者可以是n型或p型掺杂区，取决于之后形成的晶体管结构的导电类型。一隔离结构，例如一浅沟槽隔离(下文缩写为STI)结构，形成于半导体衬底中以定义至少一有源区。隔离结构可由氧化硅层、氮化硅层、氧氮化硅层、和/或其组合形成。可以使用浅槽隔离(shallow trench isolation)(STI)技术形成隔离层。
源/漏区可以在每个有源区中，并且可以具有不同于半导体衬底的导电性。例如，源/漏区可以具有P型导电性以形成PMOS晶体管。在一个实施例中，源/漏区可以包括三价杂质元素，源/漏区可以包括例如硼(B)或铟(In)。
在半导体衬底中的有源区上设置至少一栅极。在一些实施例中，两个栅极可以形成在有源区上，即可以在有源区的表面依次层叠设置栅极介质层、栅电极层，以形成栅极。当然栅极可以是一埋入式栅极，具体地，通过适当的蚀刻剂在半导体衬底中形成至少一个沟槽(未示出)。接下来，于该沟槽中共形地形成一介电层，介电层覆盖该沟槽的一侧壁及一底部。在一些实施例中，介电层可以包括具有高介电常数(high-k)的介电材料。例如，介电层可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、金属氧化物例如如氧化铪(HfO)，或选择用于相容性的其他合适材料。
源/漏区形成于栅极的两个相对侧的有源区中。在一些实施例中，源极区可以形成在一对栅极之间。也就是说，两个栅极共享一个源极区。因此，每个栅极及其相邻的源/漏区可以构成一金属氧化物半导体场效晶体管元件(MOSFET)，该金属氧化物半导体场效晶体管元件做为一存储单元选择元件。
接着在两个栅极之间的源/漏区上形成自对准接触部并进行退火处理，其中，自对准接触部包括InGaZnO，形成自对准接触部的反应温度为0-400℃。形成自对准接触部的工艺选自金属有机化学气相沉积工艺或溅射沉积工艺。具体地，金属有机化学气相沉积工艺的反应物包括Ga前驱体、In前驱体、Zn前驱体以及O3,反应温度为200-400℃。进一步地，Ga前驱体选自(CH3)3Ga或(C2H5)3Ga，In前驱体选自(CH3)3In或(C2H5)3In，Zn前驱体为Zn(C2H5)2。
此外，如果使用溅射沉积的工艺，其反应条件是反应温度为0-100℃，可以通过预设比例InGaZnO靶材直接将Ar(或其他惰性气体)作为等离子体通入溅射薄膜，也可以通过将预设比例In、Ga、Zn作为靶材，并将Ar(或其它惰性气体)，O2作为等离子体通入溅射沉积薄膜。值得一提的是，退火处理的步骤包括：控制退火温度为0-400℃，通入N2或者O2。
值得一提的是，退火处理的步骤包括：控制退火温度为0-400℃，通入N2或者O2。
接着在栅极的上方沉积第一层间介质层，第一层间介质层覆盖整个半导体衬底以及栅极，在第一层间介质层上刻蚀贯穿第一层间介质层的位线节点接触孔，然后在位线节点接触孔沉积位线节点接触部，且位线节点接触孔位于自对准接触部的上方，并延伸至自对准接触部的上表面，然后在位线节点接触孔。其中，位线节点接触部包括InGaZnO，形成位线节点接触部的反应温度为0-400℃。形成位线节点接触部的工艺选自金属有机化学气相沉积工艺或溅射沉积工艺。具体地，金属有机化学气相沉积工艺的反应物包括Ga前驱体、In前驱体、Zn前驱体以及O3,反应温度为200-400℃。进一步地，Ga前驱体选自(CH3)3Ga或(C2H5)3Ga，In前驱体选自(CH3)3In或(C2H5)3In，Zn前驱体为Zn(C2H5)2。
此外，如果使用溅射沉积的工艺，其反应条件是反应温度为0-100℃，可以通过预设比例InGaZnO靶材直接将Ar作为等离子体通入溅射薄膜，也可以通过将预设比例In、Ga、Zn作为靶材，并将Ar(或其它惰性气体)，O2作为等离子体通入溅射沉积薄膜。
值得一提的是，退火处理的步骤包括：控制退火温度为0-400℃，通入N2或者O2。
接着在位线节点接触部的上方形成位线。
在形成位线之后，在半导体衬底的上方沉积形成第二层间介质层。第二层间介质层覆盖位线及半导体衬底。在一些实施例中，第二层间介质层可以是一单层结构。在一些实施例中，第二层间介质层可以是一多层结构。
依次刻蚀第二层间介质层、位线、部分位线节点接触部以及第一层间介质层形成存储节点接触孔，存储节点接触孔贯穿第一层间介质，且存储节点接触孔位于两个栅极之间，于存储节点接触孔内沉积形成存储节点接触部；存储节点接触部可以在每个有源区的端部中电连接到源极/漏极区。存储节点接触部可以具有穿透第一层间介质层的下部，并且设置在每个有源区中。存储节点接触部可以具有比第一层间介质层更高的顶表面。存储节点接触部的上表面与第二层间介质层的表面平齐，存储节点接触部可以实现电容器极板与半导体衬底内器件的导电性连接。存储节点接触部的另一端连接到半导体衬底表面或其他导电层，所述的第二层间介质层可以直接位于半导体衬底表面，也可以是多层集成电路中的其它介质层。
值得一提的是，存储节点接触部包括InGaZnO，形成存储节点接触部的反应温度为0-400℃。形成存储节点接触部的工艺选自金属有机化学气相沉积工艺或溅射沉积工艺。具体地，金属有机化学气相沉积工艺的反应物包括Ga前驱体、In前驱体、Zn前驱体以及O3,反应温度为200-400℃。进一步地，Ga前驱体选自(CH3)3Ga或(C2H5)3Ga，In前驱体选自(CH3)3In或(C2H5)3In，Zn前驱体为Zn(C2H5)2。
此外，如果使用溅射沉积的工艺，其反应条件是反应温度为0-100℃，可以通过预设比例InGaZnO靶材直接将Ar作为等离子体通入溅射薄膜，也可以通过将预设比例In、Ga、Zn作为靶材，并将Ar(或其它惰性气体)，O2作为等离子体通入溅射沉积薄膜。
值得一提的是，退火处理的步骤包括：控制退火温度为0-400℃，通入N2或者O2。
在所述第二层间介质层的表面、存储节点接触部的上表面沉积阻挡层；阻挡层的材料可以选自氮化硅材料。
在阻挡层表面沉积预设厚度的第一模氧化层，便于后续所开电容沟槽深度达到预制作在沟槽内的电容器极板制作模具高度要求。
在第一模氧化层的表面沉积支撑层。
在支撑层的表面沉积第二模氧化层。
在第二模氧化层上形成硬掩模层，所述硬掩模层的制备方法包括在硅源气体中添加掺杂气体沉积形成；所述掺杂气体选自硼源气体、碳源气体、氮源气体中的任一种或至少两种的组合。即硬掩模层可以是硼元素、碳元素、氮元素中的任一种或至少两种与硅元素进行掺杂所形成。
值得一提的是，硼源气体可以选自BCl3或B2H6，碳源气体可以选自C2H4或SiH3CH3，氮源气体可以选自NH3或N2H4。
为了提高干法刻蚀的效果，需要保持掺杂气体中掺杂原子的浓度大于1E20cm-3，此外，为了使得多晶硅颗粒生长的一致性，需要保持掺杂气体中掺杂原子的浓度小于1E21cm-3。
在本实施例中，添加掺杂气体沉积为原位沉积的方式；即硬掩模层选自硼原位掺杂硅层。具体地，当硬掩模层选自硼原位掺杂硅层时，颗粒生长速度(Growth rate)会急速上升，相反地,利用等离子体(Plasma)刻蚀硬掩模层的速度会急速减少,所以多晶硅硬掩模层(Poly hard mask)厚度消耗的慢，使得周期延长、颗粒减少，同时由于生长速度(Growthrate)的增加，让产量(Through put)也有所提高。
值得一提的是，也可以在硅源气体中添加碳源气体、氮源气体进行反应以沉积硬掩模层；即硬掩模层选自原位掺杂硅层或氮原位掺杂硅层。具体地，因为Si-C的结合能量为306KJ/mol，Si-N的结合能量为335KJ/mol；Si-Si的结合能量为222KJ/mol，Si-C,Si-N的结合能量比Si-Si强，这样可以降低硬掩模层的刻蚀速度。
需要说明的是，掺杂气体除了可以单独选自硼源气体之外，还可以同时选用硼源气体和碳源气体、氮源气体，还可以同时通入碳源气体、氮源气体，具体地，通入掺杂气体进行沉积的沉积温度为400-450℃。
此外，掺杂气体还可以单独选择碳源气体，还可以同时选择碳源气体和氮源气体，此时通入掺杂气体进行沉积的沉积温度为520-535℃。
依次刻蚀第二模氧化层、支撑层、第一模氧化层以及阻挡层形成电容沟槽。值得一提的是，电容沟槽的位置与存储节点接触孔的位置对应，且尺寸相对接触孔要大，以实现后续制作在电容沟槽中的电容器极板制作模具与存储节点接触孔内的存储节点接触部的电性连接。该特征是本领域技术人员所熟知的，因此不在这作进一步详细的说明。
此外，需要说明的是，电容沟槽可以是采用干法蚀刻所述第二模氧化层、支撑层、第一模氧化层以及阻挡层而形成。干法蚀刻的各向异性较好，蚀刻选择性可进行人为控制。因此，该方法形成电容沟槽制作简单且效率高。完成上述步骤之后，就完成了电容器极板制作模具的制作。
以下就使用该电容器极板制作模具制备电容器极板的方法进行说明。
在电容沟槽的侧壁和底部沉积形成与存储节点接触部接触的电容器极板制作模具，电容器极板制作模具高于电容沟槽表面。
于电容沟槽内沉积形成下电极；其中，下电极与存储节点接触部电连接；
在下电极的上方沉积形成介电层以覆盖下电极；
在介电层的上方形成上电极以覆盖介电层。
其中，上电极包括InGaZnO，形成上电极的反应温度为0-400℃。形成上电极的工艺选自金属有机化学气相沉积工艺或溅射沉积工艺。具体地，金属有机化学气相沉积工艺的反应物包括Ga前驱体、In前驱体、Zn前驱体以及O3,反应温度为200-400℃。进一步地，Ga前驱体选自(CH3)3Ga或(C2H5)3Ga，In前驱体选自(CH3)3In或(C2H5)3In，Zn前驱体为Zn(C2H5)2。
此外，如果使用溅射沉积的工艺，其反应条件是反应温度为0-100℃，可以通过预设比例InGaZnO靶材直接将Ar作为等离子体通入溅射薄膜，也可以通过将预设比例In、Ga、Zn作为靶材，并将O2作为等离子体通入溅射沉积薄膜。
值得一提的是，退火处理的步骤包括：控制退火温度为0-400℃，通入N2或者O2。
去除第二模氧化层、支撑层、第一模氧化层以及阻挡层。
去除剩余第二模氧化层、支撑层、第一模氧化层以及阻挡层便于后期制作过程中能有效利用DRAM器件的空间。为方便利用湿法蚀刻去除剩余第二模氧化层、支撑层、第一模氧化层以及阻挡层，本实施例中第一模氧化层、第二模氧化层优选材料为正硅酸四乙酯(Tetrathoxysilane：TEOS)，阻挡层优选材料为掺磷掺硼氧化硅。TEOS可用湿法蚀刻干净地去除，且不影响掺磷掺硼氧化硅的中间介质层。掺磷掺硼氧化硅材料是DRAM制作中运用的十分成熟的一种材料。针对于该材料，采用低压化学气相沉积法或等离子增强化学气相沉积法形成的掺磷掺硼氧化硅中间介质层不但制作效率高且质地好。
需要说明的是，沉积可以是指化学气相沉积法。化学气相沉积法种类较多，例如低压、常压化学气相沉积法、等离子增强化学气象沉积法和原子层化学气相沉积法等。考虑到各化学气相法的沉积效率和对材料的适应性，本实施例中第二模氧化层、支撑层、第一模氧化层以及阻挡层可以采用低压化学气相沉积法或等离子增强化学气相沉积法形成。
与现有技术相比，本申请实施例中的自对准接触部、位线节点接触部、存储节点接触部、上电极均包括InGaZnO，InGaZnO的物质特性如图1-3所示，由图中所示可以得知，温度在400℃以下，InGaZnO也可以进行蒸镀，即使没有退火形成结晶，与多晶硅(poly Si)相比，InGaZnO具有更低的电阻率(resistivity)和更高的迁移率(mobility)。一方面本实施例通过工艺温度低温化形成晶体管内的接触部，可以防止DRAM单元中晶体管(transistor)的掺杂物(dopant)扩散和失活(deactivation)，改善短道效应(short channel effect)，同时改善晶体管(transistor)的特性，另一方面本实施例通过工艺温度低温化形成电容器(capacitor)的上电极(plate poly)，减少在电容器(capacitor)的介电层上施加热应力(thermal stress)，从而可以改善漏电流(leakage current)的问题，具体如图4-5所示。
值得一提的是，本实施例中的半导体结构除了可以是DRAM之外，还可以是NANDflash、Logic device等半导体器件。
进一步地，具有本实施例中半导体结构可以使用在各种芯片中。更进一步地，具有上述半导体结构的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底上形成有半导体部件；
在所述半导体衬底上提供形成接触部或电极的表面；
在所述表面上形成接触部或电极；
其中，所述接触部或电极由InGaZnO形成。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，包括以下步骤：
所述半导体衬底上形成有源/漏区和栅极；
在所述表面上形成接触部的步骤包括：在源/漏区上形成自对准接触部。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述接触部选自位线节点接触部或存储节点接触部，所述电极为上电极。
4.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，形成所述InGaZnO的工艺选自金属有机化学气相沉积工艺或溅射沉积工艺。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述金属有机化学气相沉积工艺的反应物包括Ga前驱体、In前驱体、Zn前驱体或O3中一种或多种,反应温度为200-400℃。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述Ga前驱体选自(CH3)3Ga或(C2H5)3Ga，In前驱体选自(CH3)3In或(C2H5)3In，所述Zn前驱体为Zn(C2H5)2。
7.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述溅射沉积工艺条件为：将预设比例In、Ga、Zn作为靶材，并将惰性气体和O2作为等离子体通入溅射沉积薄膜；或将预设比例的InGaZnO作为靶材，并将惰性气体作为等离子体通入溅射沉积薄膜。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述溅射沉积工艺的反应温度为0-100℃。
9.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，形成所述InGaZnO的步骤后还包括：退火处理。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述退火处理的步骤包括：控制退火温度为0-400℃，通入N2或者O2。
11.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底形成有半导体部件，所述半导体衬底上具有形成接触部或电极的表面；
接触部或电极，所述接触部或电极形成于所述表面上；
所述接触部或电极由InGaZnO形成。
12.根据权利要求11所述的半导体结构，其特征在于，所述接触部选自位线节点接触部或存储节点接触部，所述电极为上电极。
13.根据权利要求11或12所述的半导体结构，其特征在于，所述半导体部件为圆柱形电容器。
14.一种半导体结构，其特征在于，包括：
半导体衬底；
半导体衬底上形成有晶体管，包括栅极和源/漏区；
位于源/漏区上的自对准接触部，所述自对准接触部包括InGaZnO。
15.根据权利要求11-14任一项所述的半导体结构，其特征在于，所述半导体结构为DRAM。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102332474A (zh) * | 2011-10-18 | 2012-01-25 | 北京工业大学 | 一种铟镓锌氧化物肖特基二极管器件及其制备方法 |
| US20150279670A1 (en) * | 2014-03-26 | 2015-10-01 | Intermolecular Inc. | Novel Method to Grow In-Situ Crystalline IGZO |
| US9559215B1 (en) * | 2015-12-23 | 2017-01-31 | Intel Corporation | Method and apparatus for making p-channel thin film transistors for OLED and LED active matrix flat panel displays |
| CN106449973A (zh) * | 2016-12-23 | 2017-02-22 | 河北大学 | 一种柔性阻变存储器及其制备方法 |
| US20200098930A1 (en) * | 2018-09-25 | 2020-03-26 | Van H. Le | Contact electrodes for vertical thin-film transistors |
-
2020
- 2020-04-09 CN CN202010276305.0A patent/CN111564440A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102332474A (zh) * | 2011-10-18 | 2012-01-25 | 北京工业大学 | 一种铟镓锌氧化物肖特基二极管器件及其制备方法 |
| US20150279670A1 (en) * | 2014-03-26 | 2015-10-01 | Intermolecular Inc. | Novel Method to Grow In-Situ Crystalline IGZO |
| US9559215B1 (en) * | 2015-12-23 | 2017-01-31 | Intel Corporation | Method and apparatus for making p-channel thin film transistors for OLED and LED active matrix flat panel displays |
| CN106449973A (zh) * | 2016-12-23 | 2017-02-22 | 河北大学 | 一种柔性阻变存储器及其制备方法 |
| US20200098930A1 (en) * | 2018-09-25 | 2020-03-26 | Van H. Le | Contact electrodes for vertical thin-film transistors |
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