CN111504329A - 基于fpga和dsp的导航敏感器高速硬件平台 - Google Patents

基于fpga和dsp的导航敏感器高速硬件平台 Download PDF

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Abstract

本发明公开了一种基于FPGA和DSP的导航敏感器高速硬件平台，包括：探测器、FPGA和DSP；所述探测器用于获取火星系统的原始星图图像数据；所述FPGA与所述探测器连接，所述FPGA用于对所述原始星图图像数据进行处理并获得星点质心数据；所述DSP与所述FPGA连接，所述DSP根据所述星点质心数据进行导航敏感器姿态解算并获得导航敏感器姿态数据。本发明实现了对探测器原始星图图像数据的高速采集和星点质心数据的快速提取，加快了数据的更新率，从而极大地改善了导航敏感器的测量精度和动态性能；同时本发明中基于EMIF接口的通信，保证了FPGA和DSP之间大数据的传输，能够为未来的数据流带宽提供拓展空间。

Description

基于FPGA和DSP的导航敏感器高速硬件平台
技术领域
本发明涉及导航敏感器领域，尤其涉及一种基于FPGA和DSP的导航敏感器高速硬件平台。
背景技术
导航敏感器主要用于恒星环绕器相对惯性系的姿态四元数的测量以及提取火星的视线角，对火星系统进行成像并将图像数据传输至上级系统。
高速硬件平台是导航星敏感器光电探测及信号处理电路的关键组成，主要由FPGA、DSP、存储器及外围配置电路组成。导航敏感器的高速硬件平台设计的目的在于确保探测器数据全速顺畅采集，星图图像数据高速处理，质心数据算法资源保证，高速数据传输带宽保证。这就要求FPGA和DSP具备高速的处理能力和丰富的资源，以及全面的外围接口；存储器具备能够缓存多幅星图的容量和高速稳定的读写速度。通过以此为基础的高速硬件平台，可以实现探测器图像的全速采集，星点质心的快速提取，整图的高速上注和下传；高速数据带宽的设计以及合理的布局布线，可以提升数据的传输速率，提高信号的抗干扰能力，从而确保提高高精度导航星敏感器的精度、动态性能和数据更新率。
目前，导航敏感器采用的硬件平台由于受到内部资源处理速度以及外围接口的限制，往往不能全速采集探测器图像，在质心算法运用上受到局限，整个数据流带宽不高，数据更新率在5Hz左右。
发明内容
本发明的目的在于提供一种基于FPGA和DSP的导航敏感器高速硬件平台，解决现有导航敏感器数据流带宽不高、数据更新率低的问题。
为了达到上述目的，本发明通过以下技术方案实现：
基于FPGA和DSP的导航敏感器高速硬件平台，包括：探测器、FPGA和DSP。
所述探测器用于获取火星系统的原始星图图像数据。
所述FPGA与所述探测器连接，所述FPGA用于对所述原始星图图像数据进行处理并获得星点质心数据。
所述DSP与所述FPGA连接，所述DSP根据所述星点质心数据进行导航敏感器姿态解算并获得导航敏感器姿态数据。
优选地，所述FPGA型号为Virtex4，所述DSP型号为SMJ320VC6701。
优选地，所述FPGA包含：
探测器驱动时序模块，其与所述探测器连接；所述探测器驱动时序模块通过其自身产生的时序控制信号驱动所述探测器获取并输出所述原始星图图像数据；以及
存储器总线控制模块，其与所述探测器连接；所述存储器总线控制模块用于接收所述原始星图图像数据并进行存储。
优选地，所述基于FPGA和DSP的导航敏感器高速硬件平台，还包括：第一存储器和第二存储器；
所述第一存储器与所述存储器总线控制模块连接，所述第一存储器用于存储所述原始星图图像数据以及运行所述FPGA的应用程序；
所述第二存储器与所述FPGA连接，所述第二存储器用于存储及运行所述DSP的应用程序。
优选地，所述第一存储器包括：SDRAM存储器和第一SRAM存储器；所述SDRAM存储器用于存储所述原始星图图像数据；所述第一SRAM存储器用于运行所述FPGA的应用程序以获得所述星点质心数据；
所述第二存储器包括：EEPROM存储器和第二SRAM存储器；所述EEPROM存储器用于存储所述DSP的应用程序；所述第二SRAM存储器用于运行所述DSP的应用程序以获得所述导航敏感器姿态数据。
优选地，所述FPGA内设有第一DSP接口控制模块，所述第一DSP接口控制模块与所述第二存储器连接；
所述DSP内设有第二DSP接口控制模块；
所述第一DSP接口控制模块与所述第二DSP接口控制模块之间采用EMIF接口进行通信；所述FPGA通过所述EMIF接口将所述星点质心数据输出至所述DSP；所述DSP通过所述EMIF接口从所述EEPROM存储器中读取所述DSP的应用程序，并通过所述EMIF接口将已读取的所述DSP的应用程序加载至所述第二SRAM存储器中运行，以及通过所述EMIF接口将所述导航敏感器姿态数据输出至所述FPGA。
优选地，所述基于FPGA和DSP的导航敏感器高速硬件平台，还包括：LVDS收发器；所述LVDS收发器与综合计算机连接，其通过LVDS接口进行所述原始星图图像数据的采集及下传。
优选地，所述FPGA还包含：LVDS数据收发模块和质心提取模块；
所述LVDS数据收发模块与所述LVDS收发器连接，其用于以LVDS协议下传所述原始星图图像数据及接收由所述综合计算机上注的LVDS原始图像数据；
所述质心提取模块用于提取所述原始星图图像数据和所述LVDS原始图像数据的星点质心数据。
优选地，所述探测器设置于探测器板上；
所述探测器的驱动电路设置于驱动板上，所述驱动电路用于驱动所述探测器获取并输出所述原始星图图像数据；
所述探测器板和所述驱动板之间采用柔性层进行连接。
优选地，所述探测器将所述原始星图图像数据以模拟图像信号输出至视频信号处理电路；所述视频信号处理电路将所述原始星图图像数据的模拟图像信号转换成数字图像信号，并将所述原始星图图像数据以数字图像信号输出至所述FPGA。
本发明与现有技术相比至少具有以下优点之一：
本发明提供一种基于FPGA和DSP的导航敏感器高速硬件平台，实现了探测器原始星图图像数据的高速采集和星点质心数据的快速提取。与常规硬件平台相比，本发明大幅度地提升了图像采集和输出的速率、提高了质心的提取精度，加快了数据的更新率，从而极大地改善了导航敏感器的测量精度和动态性能。
本发明中基于EMIF接口的通信，可以保证FPGA和DSP之间大数据的传输，同时能够为未来的数据流带宽提供拓展空间。
本发明中的大容量高速存储器的使用，极大地提高了存储原始星图图像数据的能力，实现了原始星图图像数据的整图的上注和下传以及波门图的提取，并保证各应用程序的高速运行。
本发明中采用的FPGA自带LVDS数据收发模块，可以节省外围集成芯片和配置电路，从而节省印制板的空间和成本，降低导航敏感器功耗，并提高其效率和精度。
附图说明
图1是本发明一实施例提供的基于FPGA和DSP的导航敏感器高速硬件平台的结构示意图。
具体实施方式
以下结合附图和具体实施方式对本发明提出的基于FPGA和DSP的导航敏感器高速硬件平台作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施方式的目的。为了使本发明的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容能涵盖的范围内。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
结合附图1所示，本实施例提供的基于FPGA和DSP的导航敏感器高速硬件平台，包括：探测器100、FPGA和DSP。
所述探测器100用于获取火星系统的原始星图图像数据；所述FPGA与所述探测器100连接，所述FPGA用于对所述原始星图图像数据进行处理并获得星点质心数据；所述DSP与所述FPGA连接，所述DSP根据所述星点质心数据进行导航敏感器姿态解算并获得导航敏感器姿态数据。
所述FPGA型号为Virtex4，所述DSP型号为SMJ320VC6701。
具体的，型号为Virtex4的所述FPGA内部含有5.7Mbit的块随机存储器，55K逻辑核，足够支持质心提取算法的计算；型号为Virtex4的所述FPGA数据处理速度快，可以提供丰富的内部资源和全面的外围接口(例如LVDS接口、RS422接口等)，但本发明不以此为限。
在本实施例中，基于Virtex4和SMJ320VC6701共同构建的FPGA和DSP高速硬件平台具备高性能、低功耗的特点，并且在导航敏感器领域普遍使用的大容量存储器件的支撑下，使得整个数据流带宽最低能达到480Mbps，局部高达1800Mbps，远远超过目前主流硬件平台的带宽115.2Kbps；同时以型号为SMJ320VC6701的DSP为载体运行应用程序可以提高数据处理的速度。本实施例提供的高速硬件平台和目前主流硬件平台中各自FPGA和DSP的性能对比情况如表1和表2所示。
表1本实施例提供的高速硬件平台和目前主流硬件平台中FPGA性能对比
Figure BDA0002537033460000051
表2本实施例提供的高速硬件平台和目前主流硬件平台中DSP性能对比
Figure BDA0002537033460000052
请继续参考图1，所述FPGA包含：探测器驱动时序模块120，其与所述探测器100连接；所述探测器驱动时序模块120通过其自身产生的时序控制信号驱动所述探测器100获取并输出所述原始星图图像数据；以及存储器总线控制模块121，其与所述探测器100连接；所述存储器总线控制模块121用于接收所述原始星图图像数据并进行存储。
可以理解的是，在一些其他的实施例中，所述FPGA还包含：LVDS数据收发模块和质心提取模块；所述LVDS数据收发模块与所述LVDS收发器连接，其用于以LVDS协议下传所述原始星图图像数据及接收由所述综合计算机上注的LVDS原始图像数据；所述质心提取模块用于提取所述原始星图图像数据和所述LVDS原始图像数据的星点质心数据。
具体的，所述探测器驱动时序模块120可以发送所述时序控制信号至所述探测器100的驱动电路，由所述驱动电路驱动所述探测器100将火星系统(包括火星和火卫)的原始星图图像数据输出至图像预处理模块124和所述存储器总线控制模块121，但本发明不以此为限。
在本实施例中，所述探测器100型号为CMV20000，所述探测器驱动时序模块120以SPI方式将所述探测器100的寄存器工作模式配置为8路120Mbps数据输出，以使所述探测器100高速输出所述原始星图图像数据；所述图像预处理模块124通过预处理算法(例如低通滤波方法)对所述原始星图图像数据进行降噪等预处理，同时预处理后的星图图像数据可以缓存至FIFO模块123。
具体的，所述存储器总线控制模块121可以通过第一地址总线以及其自身发出的脉冲控制信号对所述原始星图图像数据进行存储、读取，以及根据预先设置的波门对所述原始星图图像数据进行波门图像提取，以提高数据流带宽，但本发明不以此为限。
具体的，一些实施例中，所述LVDS数据收发模块与所述存储器总线控制模块121连接，使得所述LVDS数据收发模块可以通过所述存储器总线控制模块121读取所述原始星图图像数据或所述波门图像；所述LVDS数据收发模块通过第一LVDS接口与所述LVDS收发器连接，所述LVDS收发器通过第二LVDS接口与所述综合计算机相连，使得所述LVDS数据收发模块通过所述LVDS收发器可以将读取的所述原始星图图像数据或所述波门图像下传至所述综合计算机，并接受由所述综合计算机上注的所述LVDS原始图像数据(例如模拟图像数据、导航星库图像数据)。
具体的，所述质心提取模块与所述FIFO模块123以及所述LVDS数据收发模块连接，以使所述质心提取模块可以通过质心提取算法对所述预处理后的星图图像数据和所述LVDS原始图像数据分别进行星点质心数据的提取，所述星点质心数据可以用作光学系统标定参数的复合和后续算法(如姿态解算算法)的考核，但本发明不以此为限。
请继续参考图1，所述基于FPGA和DSP的导航敏感器高速硬件平台，还包括：第一存储器和第二存储器；所述第一存储器与所述存储器总线控制模块121连接，所述第一存储器用于存储所述原始星图图像数据以及运行所述FPGA的应用程序；所述第二存储器与所述FPGA连接，所述第二存储器用于存储及运行所述DSP的应用程序。
可以理解的是，在一些其他的实施例中，所述第一存储器包括：SDRAM存储器130和第一SRAM存储器131；所述SDRAM存储器130用于存储所述原始星图图像数据；所述第一SRAM存储器131用于运行所述FPGA的应用程序以获得所述星点质心数据；所述第二存储器包括：EEPROM存储器140和第二SRAM存储器141；所述EEPROM存储器140用于存储所述DSP的应用程序；所述第二SRAM存储器141用于运行所述DSP的应用程序以获得所述导航敏感器姿态数据。
具体的，所述第一存储器可以通过所述第一地址总线与所述存储器总线控制模块121连接；所述第二存储器可以通过第二地址总线和第一数据总线与所述FPGA连接，但本发明不以此为限。
具体的，在本实施例中，所述SDRAM存储器130和所述第一SRAM存储器131皆为大容量存储器。所述SDRAM存储器130可以解决所述第一SRAM存储器131无法存放所述原始星图图像数据的整图以及其图像数据传输速率小于所述第一LVDS接口和所述第二LVDS接口图像数据传输速率的问题；当所述综合计算机需要所述波门图像时，先由所述存储器总线控制模块121根据设置的波门从所述SDRAM存储器130中提取所述波门图像，随后由所述LVDS数据收发模块通过所述第一LVDS接口下传至所述LVDS收发器，再由所述LVDS收发器通过所述第二LVDS接口下传至所述综合计算机，通过所述第一LVDS接口和所述第二LVDS接口下传所用的时间是由串行接口下传所用时间的1/3000，所述第一LVDS接口和所述第二LVDS接口极大地提高了图像数据的传输速率。
请继续参考图1，所述FPGA内设有第一DSP接口控制模块122，所述第一DSP接口控制模块122与所述第二存储器连接；所述DSP内设有第二DSP接口控制模块150；所述第一DSP接口控制模块122与所述第二DSP接口控制模块150之间采用EMIF接口进行通信；所述FPGA通过所述EMIF接口将所述星点质心数据输出至所述DSP；所述DSP通过所述EMIF接口从所述EEPROM存储器140中读取所述DSP的应用程序，并通过所述EMIF接口将已读取的所述DSP的应用程序加载至所述第二SRAM存储器141中运行，以及通过所述EMIF接口将所述导航敏感器姿态数据输出至所述FPGA。
具体的，所述第一DSP接口控制模块122可以通过所述第二地址总线和所述第一数据总线与所述EEPROM存储器140和所述第二SRAM存储器141连接；所述第一DSP接口控制模块122和所述第二DSP接口控制模块150之间的所述EMIF接口的总线包括第三地址总线和第二数据总线，但本发明不以此为限。
具体的，一些实施例中，所述FPGA与所述DSP通过所述EMIF接口进行通信时，所述FPGA将所述星点质心数据送往至所述第一DSP接口控制模块122，再由所述第一DSP接口控制模块122通过所述EMIF接口送往至所述第二DSP接口控制模块150，从而由所述DSP进行后续的姿态解算。随后所述DSP通过所述EMIF接口从所述EEPROM存储器140中读取所述DSP的应用程序(如姿态解算算法)，并将所述DSP的应用程序加载(bootload)至所述第二SRAM存储器141中运行，进行导航敏感器姿态解算；所述DSP将解算获得的所述导航敏感器姿态数据送往至所述第二DSP接口控制模块150，由所述第二DSP接口控制模块150通过所述EMIF接口送往至所述第一DSP接口控制模块122，再由所述第一DSP接口控制模块122送往至所述FPGA的其他模块进行应用。
在本实施例中，所述DSP从所述EEPROM存储器140中读取所述DSP的应用程序以及将所述DSP的应用程序软件加载(bootload)至所述第二SRAM存储器141运行时，需要先由所述第二DSP接口控制模块150通过所述EMIF接口将命令送往至所述第一DSP接口控制模块122，再由所述第一DSP接口控制模块122将命令通过所述第二地址总线和所述第一数据总线送往至所述EEPROM存储器140或所述第二SRAM存储器141来实现。
在本实施例中，所述第一DSP接口控制模块122还可以向所述第二DSP接口控制模块150发送中断信号和复位信号；当所述第一DSP接口控制模块122向所述第二DSP接口控制模块150发送中断信号时，所述第二DSP接口控制模块150停止接收所述星点质心数据，并运行所述DSP的应用程序，开始进行姿态解算；当所述第一DSP接口控制模块122向所述第二DSP接口控制模块150发送复位信号时，所述DSP将重新运行所述DSP的应用程序，重新进行姿态解算。
所述基于FPGA和DSP的导航敏感器高速硬件平台，还包括：LVDS收发器；所述LVDS收发器与综合计算机连接，其通过LVDS接口进行所述原始星图图像数据的采集及下传。
具体的，所述LVDS收发器通过所述第一LVDS接口与所述LVDS数据收发模块连接，并通过所述第二LVDS接口与所述综合计算机连接；所述LVDS收发器可以通过所述第一LVDS接口和所述第二LVDS接口收发8对第一LVDS信号，从而实现对所述原始星图图像数据和所述LVDS原始图像数据的全速采集、下传及上注，最高带宽可达480Mbps，但本发明不以此为限。
请继续参考图1，所述探测器100设置于探测器板上；所述探测器100的驱动电路设置于驱动板上，所述驱动电路用于驱动所述探测器100获取并输出所述原始星图图像数据；所述探测器板和所述驱动板之间采用柔性层进行连接。
具体的，所述驱动电路将自身产生的第二LVDS信号发送至所述探测器100，所述探测器100接收所述第二LVDS信号并进行所述原始星图图像数据的获取和输出，但本发明不以此为限。
在本实施例中，所述探测器板和所述驱动板之间采用柔性层连接而非导线连接，可以避免导线传输过程中产生的信号干扰，保证所述第二LVDS信号在高速条件下的稳定性和可靠性，从而使所述探测器板和所述驱动板之间的连接更加可靠；同时采用柔性层连接可以节省印制板空间，降低所述印刷版安装难度。
请继续参考图1，所述探测器100将所述原始星图图像数据以模拟图像信号输出至视频信号处理电路101；所述视频信号处理电路101将所述原始星图图像数据的模拟图像信号转换成数字图像信号，并将所述原始星图图像数据以数字图像信号输出至所述FPGA。
具体的，所述视频信号处理电路101将所述原始星图图像数据以数字图像信号输出至所述图像预处理模块124和所述存储器总线缓存模块121，以进行所述星点质心数据提取和所述原始星图图像数据存储。
另外，在本实施例中，所述基于FPGA和DSP的导航敏感器高速硬件平台的基频为80MHz，不同硬件可以根据需要转换成对应的倍频。电源系统110可以将29V电压转换为不同硬件所需要的各类电压信号，并通过示波器或万用表测量各电压是否正常以及阻抗是否满足要求。在电压和阻抗正常的情况下，开始FPGA编程，实现对其外围接口的调试，同时驱动所述探测器100输出所述原始星图图像数据；所述原始星图图像数据通过串口传输并对其进行观察，若所述原始星图图像数据正常则开始编写质心提取模块。随后可以根据硬件平台信息流编写FPGA程序和DSP程序，从而实现导航敏感器的完整功能；所述导航敏感器的完整功能包括：所述SDRAM存储器130存储和访问所述原始星图图像数据以及提取所述波门图像的功能，所述原始星图图像数据的整图通过所述第一LVDS接口和所述第二LVDS接口进行上注和下传的功能，通信协议模块125通过RS422接口发送和接收遥测数据及姿态数据的功能，所述星点质心数据和所述导航敏感器姿态数据通过所述EMIF接口通信的功能。在对导航敏感器的功能的调试过程中，可以用仿真器观察DSP内部寄存器值以及用chipscope观察FPGA的时序波形是否皆与设计值相符。印制板电装中BGA封装器件需要机器进行焊接，其余器件可以手工进行焊接。
综上所述，本实施例提供的基于FPGA和DSP的导航敏感器高速硬件平台，FPGA驱动探测器全速输出原始星图图像数据并实现星点质心数据的快速提取，解决星点质心提取算法的内部资源短缺问题，从而使星点质心测量精度得到显著的提高；DSP和FPGA之间的通过EMIF接口进行通讯，并在外接的存储器中运行DSP应用程序，从而提升硬件平台的运算能力；探测器高速输出通路的设置和大容量高速存储器的配置，使整体的数据流带宽得到明显提升，同时通过LVDS接口实现图像数据整图的上注和下传以及FPGA高性能低功耗的收发通过LVDS接口的数据；本实施例提供的高速硬件平台的应用可以大幅度地提高导航星敏感器的测量精度和数据更新率。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (10)

1.基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，包括：探测器(100)、FPGA和DSP；
所述探测器(100)用于获取火星系统的原始星图图像数据；
所述FPGA与所述探测器(100)连接，所述FPGA用于对所述原始星图图像数据进行处理并获得星点质心数据；
所述DSP与所述FPGA连接，所述DSP根据所述星点质心数据进行导航敏感器姿态解算并获得导航敏感器姿态数据。
2.如权利要求1所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，所述FPGA型号为Virtex4，所述DSP型号为SMJ320VC6701。
3.如权利要求2所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，所述FPGA包含：
探测器驱动时序模块(120)，其与所述探测器(100)连接；所述探测器驱动时序模块(120)通过其自身产生的时序控制信号驱动所述探测器(100)获取并输出所述原始星图图像数据；以及
存储器总线控制模块(121)，其与所述探测器(100)连接；所述存储器总线控制模块(121)用于接收所述原始星图图像数据并进行存储。
4.如权利要求3所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，还包括：第一存储器和第二存储器；
所述第一存储器与所述存储器总线控制模块(121)连接，所述第一存储器用于存储所述原始星图图像数据以及运行所述FPGA的应用程序；
所述第二存储器与所述FPGA连接，所述第二存储器用于存储及运行所述DSP的应用程序。
5.如权利要求4所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，
所述第一存储器包括：SDRAM存储器(130)和第一SRAM存储器(131)；所述SDRAM存储器(130)用于存储所述原始星图图像数据；所述第一SRAM存储器(131)用于运行所述FPGA的应用程序以获得所述星点质心数据；
所述第二存储器包括：EEPROM存储器(140)和第二SRAM存储器(141)；所述EEPROM存储器(140)用于存储所述DSP的应用程序；所述第二SRAM存储器(141)用于运行所述DSP的应用程序以获得所述导航敏感器姿态数据。
6.如权利要求5所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，
所述FPGA内设有第一DSP接口控制模块(122)，所述第一DSP接口控制模块(122)与所述第二存储器连接；
所述DSP内设有第二DSP接口控制模块(150)；
所述第一DSP接口控制模块(122)与所述第二DSP接口控制模块(150)之间采用EMIF接口进行通信；所述FPGA通过所述EMIF接口将所述星点质心数据输出至所述DSP；所述DSP通过所述EMIF接口从所述EEPROM存储器(140)中读取所述DSP的应用程序，并通过所述EMIF接口将已读取的所述DSP的应用程序加载至所述第二SRAM存储器(141)中运行，以及通过所述EMIF接口将所述导航敏感器姿态数据输出至所述FPGA。
7.如权利要求6所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，还包括：LVDS收发器；所述LVDS收发器与综合计算机连接，其通过LVDS接口进行所述原始星图图像数据的采集及下传。
8.如权利要求7所述的基于FPGA和DSP的导航敏感器高速硬件平台，所述FPGA还包含：LVDS数据收发模块和质心提取模块；
所述LVDS数据收发模块与所述LVDS收发器连接，其用于以LVDS协议下传所述原始星图图像数据及接收由所述综合计算机上注的LVDS原始图像数据；
所述质心提取模块用于提取所述原始星图图像数据和所述LVDS原始图像数据的星点质心数据。
9.如权利要求1所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，
所述探测器(100)设置于探测器板上；
所述探测器(100)的驱动电路设置于驱动板上，所述驱动电路用于驱动所述探测器(100)获取并输出所述原始星图图像数据；
所述探测器板和所述驱动板之间采用柔性层进行连接。
10.如权利要求9所述的基于FPGA和DSP的导航敏感器高速硬件平台，其特征在于，所述探测器(100)将所述原始星图图像数据以模拟图像信号输出至视频信号处理电路(101)；所述视频信号处理电路(101)将所述原始星图图像数据的模拟图像信号转换成数字图像信号，并将所述原始星图图像数据以数字图像信号输出至所述FPGA。
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