CN111478701B - 用于减少依赖于模式的符号间干扰的系统及相关方法 - Google Patents
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Abstract
本发明提供用于减少依赖于模式的符号间干扰的系统及相关方法。其中,所述系统包括:一种芯片,所述芯片包括:包括多路复用器的源;包括数字模拟转换器的目的地;和沿所述多路复用器至所述数字模拟转换器的通信信道设置的电路,所述电路配置为:接收电源电压;接收输入信号,并且基于所述输入信号产生输出信号,其中所述产生输出信号包括将所述输出信号箝位至所述电源电压的一部分的电压。实施本发明实施例可显著降低ISI。
Description
技术领域
本发明一般涉及无线网络通信技术领域,并且更具体地,涉及用于减少依赖于模式的符号间干扰的系统及相关方法。
背景技术
在电信中,当一个符号干扰下一个或前一个符号时,发生符号间干扰(Inter-Symbol Interference,ISI)。这是不想要的现象,因为它会导致噪声,从而使通信可靠性降低。ISI通常是由使连续的符号混合在一起的通信通道的多径传播或固有的线性或非线性频率响应引起的。
发明内容
本发明提供用于减少依赖于模式的符号间干扰的系统及相关方法,可显著降低ISI。
本发明提供一种用于减少依赖于模式的符号间干扰的系统,所述系统包括:一种芯片,所述芯片包括:包括多路复用器的源;包括数字模拟转换器的目的地;和沿所述多路复用器至所述数字模拟转换器的通信信道设置的电路,所述电路配置为:接收电源电压;接收输入信号,并且基于所述输入信号产生输出信号,其中所述产生输出信号包括将所述输出信号箝位至所述电源电压的一部分的电压。
本发明提供一种沿源到目的地的通信信道设置的电路,该电路包括:一个或多个互补金属氧化物半导体晶体管;其中,该电路配置为:接收电源电压;接收输入信号,并且基于所述输入信号产生输出信号,其中所述产生输出信号包括将所述输出信号箝位至所述电源电压的一部分的电压。
本发明提供一种方法,包括:通过设置在所述源和所述目的地之间的电路,使输入信号从源发送至目的地,其中所述使所述输入信号从所述源发送至所述目的地包括:接收电源电压;接收所述输入信号;和基于所述输入信号产生输出信号,其中所述产生输出信号包括将所述输出信号箝位至所述电源电压的一部分的电压。
由上可知,本发明的实施例在基于输入信号产生输出信号时,将输出信号钳位至电源电压的一部分的电压,由此可显著降低ISI。
以上是概要,因此必然包含细节的简化,概括和省略;因此,所属技术领域具有通常知识者将理解,该概述仅是说明性的,并不旨在以任何方式进行限制。仅由权利要求限定的本发明的其他方面,发明特征和优点将在下面阐述的非限制性详细描述中变得显而易见。
附图说明
图1A为示出电子通信信道的模块图。
图1B示出了图1A的电子通信信道的两个实施例的响应。
图1C为图1A的电子通信信道相关的眼图。
图1D示出了图1C中的眼图的一部分的更多细节。
图2根据一些实施例示出了执行信号箝位的示例。
图3A示出一对相邻的反相器的电路图。
图3B根据实施例示出了一对反相器和并联电阻器。
图4A根据一些实施例示出这种电路的示例。
图4B根据一些实施例示出偏置电路的示例。
图5A根据一些实施例示出了用于减小通信通道的时间常数的另一电路。
图5B根据以下实施例示出了可用于图5A中的反相器的示例。
图5C根据一些实施例示出偏置电路的另一示例。
图6A-6C根据一些实施例示出了图5A的电路如何从0转换为1的顺序。
图7A根据一些实施例示出并入有并联器件和反馈均衡器的通信通道的框图。
图7B根据一些实施例示出图7A的块图的一个具体实施方式。
图7C根据一些实施例示出包括发送器和接收器的通信通道的示例。
图8标图1A的电路的眼图和图5A的电路的眼图之间的比较。
具体实施方式
近年来出现了新的通信标准,其被期望部署在包括数据中心的基于云的基础架构中。一种这样的标准是“112G”,其以112Gb/s的速率传输数据,并且被期望至少在某些应用中替代“56G”标准。通过提高数据传输的速率,这些新的通信标准将提高Internet的整体能力,并将成为诸如物联网(Internet-of-Things)之类的新应用的关键推动力。将来可能会出现其他以高于56Gb/s(112Gb/s除外)的数据速率运行的标准。
然而,发明人已经意识到,增加数据传输的速率会导致各种各样的缺点。这样的缺点之一是依赖于模式(pattern-dependent)的符号间干扰(Inter-Symbol Interference,ISI)。考虑例如图1A的芯片100,其包括源102,通信通道103和目的地108。源102配置为以高数据速率将数字元数据发送至目的地108,例如根据112G标准或根据任何其他数据速率超过56Gb/s的标准。
源102可以包括各种电子电路,包括例如触发器,多路复用器和复位时器,以及其他的示例。目的地108可以包括各种电子电路,包括例如触发器,多路复用器和数字模拟转换器(Digital-To-Analog Converter,DAC)。通信信道103可以是差分通道,因为它可以包括一对线路。该对线路中的每条线路包括多个反相器106(也即,缓冲器),配置为促进信号沿着线路传输。
通信通道103不可避免地表现出寄生现象,例如在导电迹线和反相器产生寄生电容和寄生电阻。在相对较低的速率(例如56Gb/s或更低)下,这些寄生现象的存在可能会影响沿信道传播的信号的完整性,但是至少在某些情况下,这种影响可以忽略不计。然而,在更高的数据速率下,这些寄生现象对信号完整性的影响更为严重。在某些情况下,寄生现象对信号的影响程度可能取决于信号模式(signal pattern)。
在图1B中,下面的图标出了当信号呈现慢速模式(在这种情况下为111000111000…)时图1A的链路的响应,上面的图标出了信号呈现快速模式(在这种情况下为10101010…)时的响应。术语“快”和“慢”表示1和0在二进制序列中交替出现的频率。
首先参考所述上面的图,信号120表示由源102产生的波形,该波形在电压轨0和VDD(也即,电源电压)之间切换。信号122表示沿通信信道103且位于源102下游的某个位置的波形。由于存在寄生现象,信号122的斜率不足以使信号122达到所述两个电压轨。例如参考t1和t2之间的时间间隔,响应于信号120从0切换到VDD信号122增加。但是,在信号122有足够的时间达到VDD之前,信号120切换回0。这是因为通信信道的寄生现象增加了信号122能够随时间变化的时间常数,从而减小了其斜率。类似地,在信号122有足够的时间达到0之前,信号120切换回VDD。其结果是信号122的电压轨被挤压(squeezed)。因此,信号122在大于0的值和VDD的一部分的电压之间摆动。
现在参考下面的图,信号130表示源102产生的波形,该波形在电压轨0和VDD之间切换。信号132表示沿通信信道103且处于源102下游的某个位置的波形。由于通信信道的寄生现象,信号132的斜率与信号122的斜率相同。但是,与信号122不同的是,信号132确实具有足够的时间达到电压轨0和VDD。这是因为信号模式较慢,这意味着信号130停留在电压轨上的时间相对于信号120更长。因此,信号132在0和VDD之间摆动。
因此,沿着通信信道103传播的信号依据它们被调制的模式而在不同的值之间切换。模式依据要传输的信息而随时间变化,这意味着被传输的信号的电压轨在不断变化。这种行为的效果在图1C的眼图中示出,通常使用图表作为高速数字传输中信号质量的指示器。眼图是使用示波器重迭(overlay)长数据流的不同段的扫描图生成的。在理想状态下,眼图为矩形波。实际上,转换不能完美地排成直线,最终会形成眼睛形状的图案。
数字1320表示信号132的轨迹(与慢速模式111000111000…相关联),数字1220表示信号122的轨迹(与快速模式10101010…相关联)。眼图的垂直开度(vertical opening)是信号完整性的定性度量。信号122无法达到电压轨0和VDD会导致眼图局部闭合。
在图1D中示出眼图的区域R的更多细节。在图1D中,与数字1220和1320相关联的信号具有不同的轨迹。结果是,上升沿和下降沿相遇的点包括两个点(A和B)而不是只有一个点。A和B之间沿时间轴的间隔ΔT称为ISI。ISI可能导致位判断错误。更具体地说,ISI越大,误码率(Bit Error Rate,BER)越大。大的BER导致信号完整性的损失。
发明人已经认识到,可以通过将沿着通信信道传播的信号箝位到发送器产生的信号的电压轨内的一对电压轨上,由此高数据速率通信链路中依赖于模式的ISI以及最终的BER可被减少。在一些实施例中,例如,信号可以被箝位到电压轨(1-β)VDD和电压轨βVDD,其中β小于1(例如,在0.5和1之间)。至少在一些实施例中,应该选择β的值,以便对于任意的信号模式在信号切换回先前值之前能达到所箝位的电压轨。
参照图2,其根据一些实施例示出了执行信号箝位的示例。再次,图2中上面的图对应快速模式10101010…,而下面的图对应慢速模式111000111000…。
首先参考上面的图,信号120仍表示源102产生的波形,该波形在电压轨0和VDD之间切换。信号122表示在没有电压箝位的情况下沿通信通道103且处于源102下游的某个位置的波形。信号126表示相同的下游位置施加有电压箝位的波形。有别于如信号122那样持续增加,当信号126达到(1-β)VDD时,它保持箝位到(1-β)VDD,直到下一个下降沿为止。类似地,有别于如信号122那样持续减小,当信号126达到βVDD时,它保持箝位到βVDD直到下一个上升沿为止。
现在参考下面的图,信号130仍表示源102产生的波形,该波形在电压轨0和VDD之间切换。信号132表示在没有电压箝位的情况下沿通信通道103且处于源102下游的某个位置的波形。信号136表示相同下游位置施加有电压箝位的波形。与之前的情况一样,信号136在能达到VDD之前被箝位到(1-β)VDD,且在其能达到0之前被箝位到βVDD。
结果是,不管信号模式如何,信号都被箝位到相同的电压轨βVDD和(1-β)VDD。从而减少依赖于模式的ISI和BER。
发明人已经意识到,可以通过减小信号的时间常数(time constant)来进一步减小ISI,由此增加信号的斜率并减少信号达到箝位电压轨的时间。时间常数的减小具体可以通过在沿源102到目的地108的通信信道中引入并联电阻的方式来获得。图3A示出一对相邻的反相器106的电路图,其为通信通道103的一部分。电阻Rpar表示线路的寄生电阻,而Cpar表示线路的寄生电容。在此示例中,信号从一个值转换为另一个值的时间常数由Rpar和Cpar的乘积(即Rpar*Cpar)给出。
在一些实施例中,可以通过减小该乘积来减小时间常数,这可以通过减小Rpar和/或Cpar来实现。在图3B的示例中,沿线路引入并联电阻(parallel resistance)R0。由于并联放置,所述电阻会导致比Rpar*Cpar小的时间常数Cpar*(R0//Rpar)。应当理解,在差分实施方式中,电阻器R0的其中一个端子耦合至所述差分对中的一条线,而电阻器R0的另一个端子耦合至所述差分对中的另一条线。
尽管有前述的认识,发明人已经认识到沿通信通道放置电阻器是不切实际的,因为电阻器成本高且难以大规模实施。
认识到这一挑战,发明人已经研发了用于引入并联电阻的电路。如图3B所示,可使用互补金属氧化物半导体(CMOS)芯片。本文所述类型的CMOS芯片是包括至少一个p-MOS晶体管和/或至少一个n-MOS晶体管的芯片。
图4A根据一些实施例示出这种电路的示例。在该示例中,晶体管402和404共同形成并联器件(shunt device)。作为差分通信通道,在该示例中,并联器件耦合在差分线对之间。在可选的示例中,晶体管402实现为p-MOS晶体管,并且晶体管404实现为n-MOS晶体管。每个晶体管的漏极耦合到另一个晶体管的源极。而在其他示例中,晶体管402和晶体管404可均实现为p-MOS或n-MOS。以及在其他示例中,可以仅包括晶体管402或晶体管404。在一些实施例中,晶体管402和404的栅极电压分别被偏置为Vbp2和Vbn2,偏置电压可被选择以将箝位电压轨设置为期望值。例如,偏置栅极电压可被选择,使得箝位电压轨分别为0.2VDD和0.8VDD。此外,在可选的实施例中,通信通道103的反相器106可从源102的多路复用器接收数字数据作为其输入信号(例如,图4A所示的数字输入信号Dp和Dn)。
图4B所示的偏置电路可以用于设置Vbp2和Vbn2。所述偏置电路包括与图4A中的反相器基本相同的一对反相器以及与晶体管402和晶体管404基本相同的一对晶体管。反相器和晶体管的布置方式与图4A中相同。另外,偏置电路包括一对比较器410,所述一对比较器410的输出端彼此并联。所述一对比较器的输出被提供至晶体管402和404的栅极。在一些实施例中,期望的箝位电压轨VREF_H和VREF_L被提供至其中一个比较器的输入端。例如,假设用户希望将箝位电压轨设置为0.2VDD和0.8VDD,则将0.2VDD和0.8VDD作为输入提供给所述其中一个比较器。由于偏置电路的反相器和晶体管与图4A中的电路镜像,因此,当将偏置电路的输出提供给晶体管402和404的栅极,则图4A的差分线路可以被箝位到0.2VDD和0.8VDD。
尽管图4A-4B示出了反相器,在其他实施例中可以使用非反相缓冲器。
图5A根据一些实施例示出了用于减小通信通道的时间常数的另一电路。所述电路包括开环缓冲器(例如,反相器)106和两个反馈均衡器502。每个反馈均衡器具有耦合到差分对的其中一条线路的输入端和耦合到所述差分对的另一条线路的输出端,从而在所述两条线路之间提供反馈。
在一些实施例中,反馈均衡器502以图5B所示的方式实现。在该示例中,反馈均衡器包括晶体管510、512、514和516。晶体管510和512是p-MOS,晶体管514和516是n-MOS。晶体管512和514形成CMOS反相器。晶体管510是头部(header)晶体管,因为它耦合在CMOS反相器和VDD之间。晶体管516是尾部(footer)晶体管,因为其耦合在CMOS反相器和VSS之间(在一些实施例中,VSS=0)。在一些实施例中,可以选择用于偏置晶体管510和516的栅极的电压Vbp和Vbn,以将箝位电压轨设置为期望值。例如,可以选择偏置栅极电压,使得箝位电压轨分别为0.2VDD和0.8VDD。
图5C的偏置电路可用于设置Vbp和Vbn。所述偏置电路包括的开环缓冲器和反馈均衡器与图5A所示的相应电路相同,因此镜像图5A所示相应电路的行为。在一些实施例中,期望的箝位电压轨VREF_H和VREF_L作为输入提供给比较器之一。例如,假设用户希望将箝位电压轨设置为0.2VDD和0.8VDD,则将0.2VDD和0.8VDD作为输入提供给比较器。由于偏置电路中的反相器和晶体管镜像图5A中的相应电路,因此,当偏置电路的输出提供至晶体管510和516的栅极,则图5A的差分线对将被箝位到0.2VDD和0.8VDD。在一些实施例中,VL1不同于VL2,并且VH1不同于VH2。在一个特定示例中,VL1=0,VH1=VDD,VL2=βVDD和VH2=(1-βVDD),但是其他值也是可能的。
图6A-6C根据一些实施例示出了图5A的电路如何从0转换为1的顺序。最初,如图6A所示,提供0作为反相器1061的输入,提供1作为反相器1063的输入。反相器1061的输出是(1-β)VDD,其中β的值取决于头部和尾部晶体管被偏置的电压。反相器1062和1064的输出分别为0和1。
如图6B所示,随着输入从0转换为1(上面的线路)和从1转换为0(下面的线路),反相器1061的输出减小,而反相器1063的输出增大。这些信号增加和减少的斜率取决于通信通道的时间常数。在转换期间,反馈均衡器的输出阻抗(例如,参见图5B的端子DIN)在反相器1061和1063的输出端布置并联阻抗,非常类似于图3B中的并联电阻R0。如上结合图3B所描述的,这样做的结果是线路的时间常数减小。
最后,在图6C中,电路已经完成转换,并且反相器1062和1064的输出分别是1和0。
图7A根据一些实施例示出并入有并联器件和反馈均衡器的通信通道的框图。标记为“块1P”,“块1N”,“块2P”,“块2N”,“块3P”和“块3N”的块可以包括反相器(例如,图4A或图5A的反相器106),缓冲器,放大器或其他合适类型的电路。标记为“SH 1”和“SH 2”的块表示并联器件,并联器件的一个示例在图4A中被示出。并联器件SH 1布置在节点V1p和V1n之间,并用于接收输入电压VbSH1。并联器件SH 2布置在节点V2p和V2n之间,并用于接收输入电压VbSH2。电压VbSH1可以表示图4A中的电压Vbp2和Vbn2。类似地,电压VbSH2可以表示图4A中的电压Vbp2和Vbn2。标记为“FB 1P”,“FB 1N”,“FB2P”和“FB 2N”的块表示反馈均衡器,其示例在图5A-5B中示出。第一级的反馈均衡器接收电压VbFB1,第二级的反馈均衡器接收电压VbFB2。电压VbFB1可以表示图5C中的Vbp和Vbn。类似地,电压VbFB2可以表示图5C中的Vbp和Vbn。类似地,电压轨VX1和VX2可表示图5B中的VH2和VL2。
图7B根据一些实施例示出图7A的块图的一个具体实施方式。图7B的通信通道包括反相器106,具有一对晶体管402和404的并联器件以及反馈均衡器502。其中,图7B中的Vbp3和Vbn3类似于图4A中的Vbp2和Vbn2。
本文描述的各种通信信道可以用于将数据从源传输到目的地的各种环境中。在图7C描述的特定环境中,其涉及通向DAC的通信通道。在此示例中,源包括多路复用器,目的地包括n位DAC,其中n=7(尽管n可以为其他值)。所述多路复用器,通信通道和DAC是第7C图中标记的发送器(“TX”)芯片的一部分。所述发送器通过另一通信信道(例如,印刷电路板上的迹线,电线或电缆)与接收器(“RX”)通信。如果发送器和接收器在不同的芯片上,则RX与TX之间的通信信道可以在芯片外;如果发送器和接收器在同一芯片上,则RX与TX之间的通信信道可以在所述芯片上。本专利中源与目的地之间的通信通道可以包括并联器件(如图4A所示),反馈均衡器(如图5A所示)或两者(如图7A所示)。
图8标图1A的电路的眼图800和图5A的电路的眼图801之间的比较。在眼图800中,电压轨为0和VDD,而在眼图801中,电压被箝位至βVDD和(1-β)VDD,其中β=0.14。如结合图1D所述的原因,眼图800呈现出彼此实质上不同的多个轨迹,从而导致明显的ISI。相反,眼图801的轨迹更紧密地匹配,从而导致ISI的显著降低。
在权利要求中使用诸如“第一”,“第二”,“第三”等的序数术语来修饰权利要求要素,并不意味任何优先权或顺序,但仅用作标签以将具有特定名称的一个权利要求元素与具有相同名称的另一个元素权利要求区分。
此外,本文所使用的措词和术语是出于描述的目的,并且不应被视为限制。本文中“包括”,“包含”,“具有”或“涉及”及其变体的使用意在涵盖其后列出的项目及其等同物以及其他项目。
“耦合”或“连接”的使用是指彼此直接链接或通过中间组件链接的电路组件或信号。
在一些实施例中,术语“大约”,“基本上”和“大致”可以用来表示在目标值的±20%之内,在一些实施例中,表示在目标值的±10%之内,在一些实施例中,表示在目标值的±5%之内,在一些实施例中,表示在目标值的±5%之内。且在一些实施例中,术语““大约”,“基本上”和“大致”可以包括目标值。
Claims (13)
1.一种用于减少依赖于模式的符号间干扰的系统,其特征在于,所述系统包括:
一种芯片,所述芯片包括:
包括多路复用器的源;
包括数字模拟转换器的目的地;和
沿所述多路复用器至所述数字模拟转换器的通信信道设置的电路,所述电路配置为:
接收电源电压;
接收输入信号,并且
基于所述输入信号产生输出信号,其中所述产生输出信号包括:将所述输出信号箝位至所述电源电压的一部分的电压;其中,所述电路包括第一开环缓冲器和第二开环缓冲器以及第一反馈均衡器和第二反馈均衡器,所述第一反馈均衡器耦合在所述第一开环缓冲器的输入端与所述第二开环缓冲器的输出端之间,所述第二反馈均衡器耦合在所述第二开环缓冲器的输入端和所述第一开环缓冲器的输出端之间;
或者,所述电路包括所述第一开环缓冲器、所述第二开环缓冲器、第三开环缓冲器以及第四开环缓冲器,以及所述第一反馈均衡器和所述第二反馈均衡器,所述第一反馈均衡器耦合在所述第一开环缓冲器的输入端与所述第三开环缓冲器的输出端之间,所述第二反馈均衡器耦合在所述第二开环缓冲器的输入端和所述第四开环缓冲器的输出端之间。
2.根据权利要求1所述的系统,其特征在于,所述电路还配置为在将所述输出信号减小到所述一部分的电压的转换时间的至少一部分时间沿所述通信信道引入并联电阻以减小所述转换时间。
3.根据权利要求1所述的系统,其特征在于,所述源配置为以大于56Gb/s的数据速率将数据发送到所述目的地。
4.根据权利要求1所述的系统,其特征在于,所述第一反馈均衡器和所述第二反馈均衡器中的每一个包括头部晶体管,尾部晶体管以及设置在所述头部晶体管和所述尾部晶体管之间的反相器。
5.根据权利要求2所述的系统,其特征在于,所述并联电阻通过并联器件提供。
6.根据权利要求5所述的系统,其特征在于,所述并联器件由一个或多个晶体管构成,所述一个或多个晶体管将所述第一开环缓冲器的输出连接至所述第二开环缓冲器的输出,或者所述一个或多个晶体管将所述第三开环缓冲器的输出连接至所述第四开环缓冲器的输出。
7.根据权利要求4所述的系统,其特征在于,所述反相器包括一个或多个互补金属氧化物半导体晶体管。
8.根据权利要求6所述的系统,其特征在于,所述一个或多个晶体管包括一个或多个互补金属氧化物半导体晶体管。
9.一种沿源到目的地的通信信道设置的电路,其特征在于,所述电路包括:
一个或多个互补金属氧化物半导体晶体管;
其中,所述电路配置为:
接收电源电压;
从所述源接收输入信号,并且
基于所述输入信号产生输出信号,其中所述产生输出信号包括:将所述输出信号箝位至所述电源电压的一部分的电压;
其中,所述电路包括第一开环缓冲器和第二开环缓冲器以及第一反馈均衡器和第二反馈均衡器,所述第一反馈均衡器耦合在所述第一开环缓冲器的输入端与所述第二开环缓冲器的输出端之间,所述第二反馈均衡器耦合在所述第二开环缓冲器的输入端和所述第一开环缓冲器的输出端之间;
或者,所述电路包括所述第一开环缓冲器、所述第二开环缓冲器、第三开环缓冲器以及第四开环缓冲器,以及所述第一反馈均衡器和所述第二反馈均衡器,所述第一反馈均衡器耦合在所述第一开环缓冲器的输入端与所述第三开环缓冲器的输出端之间,所述第二反馈均衡器耦合在所述第二开环缓冲器的输入端和所述第四开环缓冲器的输出端之间。
10.根据权利要求9所述的电路,其特征在于,所述第一反馈均衡器和第二反馈均衡器中的每一个包括所述一个或多个互补金属氧化物半导体晶体管。
11.根据权利要求9所述的电路,其特征在于,所述第一反馈均衡器和第二反馈均衡器中的每一个包括头部晶体管,尾部晶体管以及设置在所述头部晶体管和所述尾部晶体管之间的由所述一个或多个互补金属氧化物半导体晶体管形成的反相器。
12.根据权利要求9所述的电路,其特征在于,所述电路还包括并联器件,所述并联器件包括所述一个或多个互补金属氧化物半导体晶体管。
13.根据权利要求12所述的电路,其特征在于,所述一个或多个互补金属氧化物半导体晶体管将所述第一开环缓冲器的输出连接至所述第二开环缓冲器的输出,或者所述一个或多个互补金属氧化物半导体晶体管将所述第三开环缓冲器的输出连接至所述第四开环缓冲器的输出。
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