CN111446216A - 电子封装件及其制法与封装用基板 - Google Patents

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Abstract

一种电子封装件及其制法与封装用基板，在封装用基板的绝缘板体中配置相互分离的金属增布层与线路层，其中，该金属增布层具有至少一开孔，使该金属增布层与该线路层能抑制该绝缘板体变形，避免该绝缘板体发生翘曲的问题。

Description

电子封装件及其制法与封装用基板
技术领域
本发明有关一种半导体封装制程，尤指一种提升可靠度的电子封装件及其制法与封装用基板。
背景技术
随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。为因应前述电子产品的发展趋势，目前应用于芯片封装领域的技术繁多，例如扇出型晶圆级封装(Fan-out Wafer level Package，简称FOWLP)、芯片尺寸构装(Chip Scale Package，简称CSP)、芯片直接贴附封装(Direct Chip Attached，简称DCA)或多芯片模组封装(Multi－Chip Module，简称MCM)等覆晶型态的封装模组，或将芯片立体堆叠化整合为三维积体电路(3D IC)的芯片堆叠技术等。
请参阅图1A至图1D，其为现有半导体封装件的制法剖面示意图。
如图1A所示，在一金属载板7上形成承载结构1a，该承载结构1a包含至少一介电层100、形成于该介电层100上的线路层11、及形成于该介电层100中并电性连接该线路层11的导电盲孔12，且于该介电层100上形成外露该线路层11的防焊层101，以供结合焊球14于该线路层11的外露表面上，其中，该介电层100与该防焊层101作为绝缘板体10。
如图1B所示，将该承载结构1a以具有该焊球14的一侧经由粘着层60设于支撑板6上，再移除该金属载板7。
如图1C所示，在该承载结构1a上形成另一防焊层102，其外露该线路层11，以将一半导体芯片13经由多个焊锡凸块130以覆晶方式设于该线路层11的外露表面上。接着，可依需求形成封装层(图略)于该绝缘板体10上，使该封装层包覆该半导体芯片13。
如图1D所示，移除该支撑板6及该粘着层60，且进行切单制程，借此完成半导体封装件1的制作。
然而，现有半导体封装件1中，因该绝缘板体10的材料特性，而在封装制程的热处理期间(thermal cycle)(如图1B所示的热固该粘着层60，图1C所示的回焊该焊锡凸块130的过程或其它制程)，容易因热胀冷缩的现象而造成该绝缘板体10变形，致使该线路层11的移位，甚或于移除该支撑板6及该粘着层60后，该绝缘板体10会发生翘曲(warpage)变形(如图1D所示的虚线状态)的问题，导致该些焊锡凸块130无法有效或精确接合于该线路层11上。
因此，如何克服现有技术的种种缺失，实为一重要课题。
发明内容
为克服现有技术的种种缺失，本发明提供一种电子封装件及其制法与封装用基板，可避免绝缘板体发生翘曲的问题。
本发明的封装用基板，包括：一绝缘板体；至少一线路层，其结合该绝缘板体；以及至少一金属增布层，其结合该绝缘板体，且未接触该线路层，其中，该金属增布层具有至少一开孔。
本发明还提供一种电子封装件，包括：前述的封装用基板；以及至少一电子元件，其接置于该封装用基板上并电性连接该线路层，且未电性连接该金属增布层。
本发明又提供一种电子封装件的制法，包括：提供一前述的封装用基板，其中，该绝缘板体具有相对的第一侧与第二侧；将该封装用基板以该绝缘板体的第一侧经由结合层设于一支撑件上；设置至少一电子元件于该绝缘板体的第二侧上，且令该电子元件电性连接该线路层而未电性连接该金属增布层；以及移除该支撑件及该结合层。
前述的电子封装件及其制法中，还包括形成封装层于该封装用基板上，并使该封装层包覆该电子元件。
前述的电子封装件及其制法与封装用基板中，该绝缘板体定义有封装区及邻接该封装区的外围区，其中，该线路层与该金属增布层形成于该封装区，且该线路层未延伸至该外围区。例如，该金属增布层未延伸至该外围区。又包括形成于该外围区的强化结构，其环绕该封装区，且该强化结构呈栅栏状。进一步，可移除该外围区。
前述的电子封装件及其制法与封装用基板中，该绝缘板体包含至少一介电层，且该介电层结合该线路层并形成填充于该金属增布层的开孔中。
前述的电子封装件及其制法与封装用基板中，该线路层具有多个电性连接垫，令该些电性连接垫外露于该绝缘板体的表面。
前述的电子封装件及其制法与封装用基板中，该线路层与该金属增布层的布设面积总和大于该绝缘板体的布设面积的45～55％。
由上可知，本发明的电子封装件及其制法与该封装用基板，主要经由该金属增布层的配置，以分散该封装用基板的应力，故相较于现有技术，本发明在进行热处理制程期间，该金属增布层与该线路层能抑制该绝缘板体变形，使该线路层不会移位，且在移除该支撑件及该结合层后，该金属增布层与该线路层能抑制该绝缘板体变形，使该绝缘板体不会发生翘曲的问题，因而该电子元件能有效或精确接合于该线路层上。
附图说明
图1A至图1D为现有半导体封装件的制法的剖面示意图。
图2A至图2D为本发明的电子封装件的制法的剖面示意图。
图2A’为对应图2A的局部上视示意图。
图2A”为对应图2A的局部上视示意图。
图2C’为对应图2C的局部上视示意图。
图2D’为对应图2D的局部上视示意图。
图2D”为对应图2D’的另一实施例。
图3A至图3E为对应图2A的各种实施例的局部上视示意图。
符号说明
1 半导体封装件
1a 承载结构
10,20 绝缘板体
100,200 介电层
101,102 防焊层
11,21 线路层
12,22 导电盲孔
13 半导体芯片
130 焊锡凸块
14 焊球
2 封装用基板
20a 第一侧
20b 第二侧
201,202 绝缘保护层
210,211 电性连接垫
23 金属增布层
230,230’ 开孔
24 导电元件
25 强化结构
25a,25b,25c 环体
250 导电柱
250a 穿孔
251,351 连接部
3 电子封装件
30 电子元件
300 导电凸块
31 封装层
31’ 底胶
32 凸块底下金属层
35a,35b,35c,35d,35e 环体
350 中断点
6 支撑板
60 粘着层
7 金属载板
8 支撑件
80 结合层
9 承载件
90 离形层
A 封装区
S 外围区
L 中心线。
具体实施方式
以下经由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所披露的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所披露的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“ㄧ”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
请参阅图2A至图2D为本发明的电子封装件的制法的剖面示意图。
如图2A所示，形成线路结构于一承载件9上，其中，该线路结构结合有至少一金属增布层23。接着，形成多个导电元件24于该线路结构上，以形成一封装用基板2。
所述的承载件9具有离形层90，以供该线路结构形成于该离形层90上。
所述的线路结构例如为具有核心层形式或无核心层(coreless)形式基板等，其包含一绝缘板体20，且该绝缘板体20具有相对的第一侧20a与第二侧20b。
在本实施例中，该线路结构还包含多个结合该绝缘板体20的线路层21、及多个设于该绝缘板体20中并电性连接该多个线路层21的导电盲孔22，其中，该绝缘板体20包含有多个介电层200，且该线路层21于该第一侧20a与第二侧20b分别具有多个电性连接垫210,211，且令该多个电性连接垫210,211外露于该介电层200。
此外，在一实施例中，该线路层21为扇出(fan out)型重布线路层(redistribution layer，简称RDL)，且形成该绝缘板体20的材质为预浸材(prepreg)、感光介质、聚酰亚胺(polyimide，简称PI)或聚苯并恶唑(Polybenzoxazole，简称PBO)或其它合适材质。
又，该绝缘板体20于其第一侧20a还具有一如防焊材的绝缘保护层201，并外露出该线路层21位于该第一侧20a的电性连接垫210。
另外，该绝缘板体20定义有封装区A及邻接该封装区A的外围区S，如图2A’所示的其中一层介电层200的布设样式，其中，该线路层21形成于该封装区A而未延伸至该外围区S。
所述的金属增布层23形成于该绝缘板体20的封装区A而未延伸至该外围区S，且未接触该线路层21，即所谓的虚型(dummy)配置。
在本实施例中，该金属增布层23依需求形成于该绝缘板体20的至少一介电层200上。例如，基于该线路层21的布设密度，可于该线路层21的布设密度较疏的区域上布设较大面积的金属增布层23。具体地，如图2A’所示，由于该线路层21在该介电层200相对于中心线L的右侧区域的布设密度较大，因此该金属增布层23于该介电层200表面相对于中心线L的左侧区域的总面积大于该金属增布层23于该介电层200表面相对于中心线L的右侧区域的总面积。或者，如图2A所示，该金属增布层23于该绝缘板体20的其中一介电层200(中间)上的总面积大于该金属增布层23于该绝缘板体20的其它介电层200(上下层)上的总面积。或者，该金属增布层23于该绝缘板体20的其中一介电层200(最上层)上的总面积大于该金属增布层23于该绝缘板体20的介电层200(中间)，且该金属增布层23于该绝缘板体20的介电层200(中间)大于该金属增布层23于该绝缘板体20的介电层200(最下层)，也可根据设计相反设置。
此外，形成该金属增布层23的材质为铜材，且该金属增布层23可依需求配合该线路层21一同制作，如以RDL制程制作该金属增布层23与该线路层21。或者，该金属增布层23可依需求配合该线路层21分开制作。
又，该金属增布层23具有至少一开孔230，如图2A及图2A’所示，使该介电层200可延伸填充于该金属增布层23的开孔230中。或者，如图2D”所示，可形成网状金属增布层23，以令其网目作为开孔230’。
另外，该外围区S可形成有强化结构25，其环绕该封装区A，并可与该线路层21及该金属增布层23同时制作或分开制作。例如，该强化结构25呈栅栏状，如图2A及其剖面线Z所呈现的图2A”所示，该强化结构25于每一介电层200上包含多圈环体25a，各该环体25a之间以连接部251相连，且于各该环体25a上可形成有多个穿孔250a，并使该穿孔250a延伸贯穿该介电层200，以于该穿孔250a中形成导电材(填满或未填满)而形成实心或中空状导电柱250，供连接位于多个介电层200间的环体25a,25b,25c。具体而言，如图3A至图3E所示，在其中一介电层200上的环体35a,35b,35c,35d,35e的样式繁多(如图3C至图3E所示的单一环体35c～35e由多个中断点350所构成)，且该连接部351的样式也很多(如图3A所示的斜线)，并无特别限制。应可理解地，有关该强化结构25的构造样式繁多，并不限于上述。
所述的导电元件24形成于该绝缘板体20的第一侧20a的电性连接垫210上以电性连接该线路层21。
在本实施例中，该导电元件24例如为焊球(solder ball)、铜凸块或其它构造。
如图2B所示，将该封装用基板2以该绝缘板体20的第一侧20a及该些导电元件24经由如粘胶的结合层80设于一支撑件8上。之后，移除该承载件9及离形层90。
在本实施例中，该些导电元件24埋入该结合层80中。
如图2C及图2C’所示，设置至少一电子元件30于该绝缘板体20的第二侧20b上，且令该电子元件30电性连接该线路层21而未电性连接该金属增布层23。
在本实施例中，该电子元件30为主动元件、被动元件或其二者组合等，其中，该主动元件例如为半导体芯片，且该被动元件例如为电阻、电容及电感。例如，该电子元件30为半导体芯片，其经由多个如焊锡材料的导电凸块300以覆晶方式设于该绝缘板体20的第二侧20b的电性连接垫211上并电性连接该线路层21；或者，该电子元件30可经由多个焊线(图略)以打线方式电性连接该线路层21；或者，该电子元件30可直接接触(图略)该线路层21。然而，有关该电子元件30电性连接该封装用基板2的方式不限于上述。
此外，可依需求于该封装用基板2上形成底胶31’及/或封装层31，使该底胶31’包覆导电凸块300，封装层31包覆该电子元件30。例如，形成该底胶31’或封装层31的材质包含聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(moldingcompound)等，但并不限于上述。
又，该绝缘板体20于其第二侧20b可形成有一如防焊材的绝缘保护层202，并外露出该线路层21位于该第二侧20b的电性连接垫211，以电性连接该电子元件30。
另外，可于该电性连接垫211上形成一凸块底下金属层32，以利于结合该导电凸块300。例如，形成该凸块底下金属层32的材质可为Ti/Cu、Ti/Cu/Ni、Cu/Ni、Cu/Ni/Au、Al/NiV/Cu或其它构造。
如图2D所示，移除该支撑件8及该结合层80，且沿该外围区S进行切单制程以移除该外围区S及其上结构(如该强化结构25)，借此完成该电子封装件3的制作。
在本实施例中，如图2D’所示，在任一介电层200上，该线路层21与该金属增布层23的布设面积(占用该介电层200的上表面的面积)总和大于该封装区A的上表面的面积的45～55％，以有效避免该些电性连接垫210,211因热膨胀发生位移的问题。
此外，在该介电层200(如PI材)于任两相邻处的体积不同时，体积较大之处，其膨胀量较大，致使其上线路层21的位移量较多，故于任一介电层200上，基于该线路层21的布设密度(其反映该介电层200的体积的增减)，该线路层21(该些电性连接垫210,211)相对于中心线L的左侧区域的位移量不同于该线路层21(该些电性连接垫210,211)相对于中心线L的右侧区域的位移量。
又，在任一介电层200上，基于该线路层21的布设密度，该金属增布层23相对于中心线L的左侧区域的总面积不同于该金属增布层23相对于中心线L的右侧区域的总面积。或者，基于该绝缘板体20(多层介电层200)，该金属增布层23相对于中心线L的左侧区域的总面积不同于该金属增布层23相对于中心线L的右侧区域的总面积。
因此，本发明的制法中，主要经由该金属增布层23的配置，以分散该封装用基板2的应力，故相较于现有技术，本发明的制法于移除该承载件9及离形层90后，进行热处理制程期间(如图2B所示的热固该结合层80，图2C所示的回焊该导电凸块300的过程或其它制程)，该金属增布层23与该线路层21(两者布设面积总和大于该绝缘板体20的布设面积的45～55％)能抑制该绝缘板体10变形，使该线路层21不会移位，且于移除该支撑件8及该结合层80后，该金属增布层23与该线路层21能抑制该绝缘板体10变形，使该绝缘板体20不会发生翘曲(即不会过度收缩)的问题，因而该些导电凸块300(或焊线)能有效或精确接合于该线路层21的电性连接垫211上，即该电子元件30与该封装用基板2不会分离且该电子元件30能有效电性连接该封装用基板2。
此外，经由该金属增布层23的开孔230的设计，使该介电层200卡入该开孔230中，以强化该介电层200的固定性，因而能避免该介电层200发生脱层问题。
又，经由该强化结构25的配置，能有效控制该封装区A的线路层21的位移量，故于制作该线路结构时，能控制各该介电层200上的线路层21的位移量一致，且不会超出该封装区A，使该线路结构中的每一层线路层21的相对位置符合预期，即该电子元件30能设置于该封装区A的预定位置上。
另外，经由该强化结构25的栅栏状设计，使该连接部251能增加该强化结构25的结构可靠性，抑制绝缘板体(介电层200)的变形，以提供较佳的位移控制能力。进一步，若该穿孔250a形成中空状导电柱，使该介电层200卡入该穿孔250a中，以强化该介电层200的固定性，因而能避免该介电层200发生脱层问题。
本发明提供一种电子封装件3，其包括一封装用基板2以及电子元件30，且该封装用基板2包括：一绝缘板体20、至少一线路层21以及至少一金属增布层23。
所述的绝缘板体20可定义有封装区A及邻接该封装区A的外围区S。
所述的线路层21设于该绝缘板体20的封装区A而未延伸至该外围区S。
所述的金属增布层23设于该绝缘板体20的封装区A，且未接触该线路层21，其中，该金属增布层23具有至少一开孔230。
所述的电子元件30形成于该封装用基板2的封装区A上并电性连接该线路层21，且未电性连接该金属增布层23。
在一实施例中，该金属增布层23未延伸至该外围区S。
在一实施例中，该封装用基板2还包括形成于该外围区S的强化结构25。例如，该强化结构25环绕该封装区A，且该强化结构25呈栅栏状。
在一实施例中，该绝缘板体20包含至少一介电层200，且该介电层200结合该线路层21并形成于该金属增布层23的开孔230中。
在一实施例中，该线路层21具有多个电性连接垫210,211，令该些电性连接垫210,211外露于该绝缘板体20的表面。
在一实施例中，该线路层21与该金属增布层23的布设面积总和大于该绝缘板体20的布设面积的45～55％。
综上所述，本发明的电子封装件及其制法与该封装用基板，其经由该金属增布层的配置，以分散该封装用基板的应力，故本发明该金属增布层与该线路层能抑制该绝缘板体变形，使该线路层不会移位，且该绝缘板体不会发生翘曲的问题，因而该电子元件与该封装用基板能有效相接合。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (22)

1.一种封装用基板，其特征在于，包括：
一绝缘板体；
至少一线路层，其结合该绝缘板体；以及
至少一金属增布层，其结合该绝缘板体，且未接触该线路层，其中，该金属增布层具有至少一开孔。
2.根据权利要求1所述的封装用基板，其特征在于，该绝缘板体定义有封装区及邻接该封装区的外围区，该线路层与该金属增布层形成于该封装区，且该线路层未延伸至该外围区。
3.根据权利要求2所述的封装用基板，其特征在于，该金属增布层未延伸至该外围区。
4.根据权利要求2所述的封装用基板，其特征在于，该封装用基板还包括形成于该外围区的强化结构。
5.根据权利要求4所述的封装用基板，其特征在于，该强化结构环绕该封装区。
6.根据权利要求4所述的封装用基板，其特征在于，该强化结构呈栅栏状。
7.根据权利要求1所述的封装用基板，其特征在于，该绝缘板体包含至少一介电层，且该介电层结合该线路层并填充于该金属增布层的开孔中。
8.根据权利要求1所述的封装用基板，其特征在于，该线路层具有多个电性连接垫，且令该多个电性连接垫外露于该绝缘板体的表面。
9.根据权利要求1所述的封装用基板，其特征在于，该线路层与该金属增布层的布设面积总和大于该绝缘板体的布设面积的45～55％。
10.一种电子封装件，其特征在于，包括：
根据权利要求1至9中的任意一项所述的封装用基板；以及
至少一电子元件，其接置于该封装用基板上并电性连接该线路层，且未电性连接该金属增布层。
11.根据权利要求10所述的电子封装件，其特征在于，该电子封装件还包括封装层，其形成于该封装用基板上并包覆该电子元件。
12.一种电子封装件的制法，其特征在于，包括：
提供一根据权利要求1所述的封装用基板，其中，该绝缘板体具有相对的第一侧与第二侧；
将该封装用基板以该绝缘板体的第一侧经由结合层设于一支撑件上；
设置至少一电子元件于该绝缘板体的第二侧上，且令该电子元件电性连接该线路层而未电性连接该金属增布层；以及
移除该支撑件及该结合层。
13.根据权利要求12所述的电子封装件的制法，其特征在于，该绝缘板体定义有封装区及邻接该封装区的外围区，该线路层与该金属增布层形成于该封装区，且该线路层未延伸至该外围区。
14.根据权利要求13所述的电子封装件的制法，其特征在于，该金属增布层未延伸至该外围区。
15.根据权利要求13所述的电子封装件的制法，其特征在于，该制法还包括于该外围区形成强化结构。
16.根据权利要求15所述的电子封装件的制法，其特征在于，该强化结构环绕该封装区。
17.根据权利要求15所述的电子封装件的制法，其特征在于，该强化结构呈栅栏状。
18.根据权利要求13所述的电子封装件的制法，其特征在于，该制法还包括移除该外围区。
19.根据权利要求12所述的电子封装件的制法，其特征在于，该绝缘板体包含至少一介电层，且该介电层结合该线路层并填充于该金属增布层的开孔中。
20.根据权利要求12所述的电子封装件的制法，其特征在于，该线路层具有多个电性连接垫，令该多个电性连接垫外露于该绝缘板体。
21.根据权利要求12所述的电子封装件的制法，其特征在于，该线路层与该金属增布层的布设面积总和大于该绝缘板体的布设面积的45～55％。
22.根据权利要求12所述的电子封装件的制法，其特征在于，该制法还包括形成封装层于该封装用基板上，以包覆该电子元件。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438696A (zh) * 2002-02-10 2003-08-27 台湾积体电路制造股份有限公司 应力释放的图案组合结构
CN1645583A (zh) * 2004-01-22 2005-07-27 川崎微电子股份有限公司 在有源元件之上具有连接焊盘的半导体集成电路
CN1728382A (zh) * 2004-07-28 2006-02-01 恩益禧电子股份有限公司 半导体器件
JP2009218503A (ja) * 2008-03-12 2009-09-24 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010010521A (ja) * 2008-06-30 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
CN102064155A (zh) * 2009-11-17 2011-05-18 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN102593043A (zh) * 2011-01-10 2012-07-18 台湾积体电路制造股份有限公司 通过优化伪金属分布增大介电强度
US20140353845A1 (en) * 2013-06-04 2014-12-04 Rohm Co., Ltd. Semiconductor device and production method therefor
CN105870087A (zh) * 2014-12-31 2016-08-17 矽品精密工业股份有限公司 基板结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1438696A (zh) * 2002-02-10 2003-08-27 台湾积体电路制造股份有限公司 应力释放的图案组合结构
CN1645583A (zh) * 2004-01-22 2005-07-27 川崎微电子股份有限公司 在有源元件之上具有连接焊盘的半导体集成电路
CN1728382A (zh) * 2004-07-28 2006-02-01 恩益禧电子股份有限公司 半导体器件
JP2009218503A (ja) * 2008-03-12 2009-09-24 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010010521A (ja) * 2008-06-30 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
CN102064155A (zh) * 2009-11-17 2011-05-18 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN102593043A (zh) * 2011-01-10 2012-07-18 台湾积体电路制造股份有限公司 通过优化伪金属分布增大介电强度
US20140353845A1 (en) * 2013-06-04 2014-12-04 Rohm Co., Ltd. Semiconductor device and production method therefor
CN105870087A (zh) * 2014-12-31 2016-08-17 矽品精密工业股份有限公司 基板结构

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