CN111427823A - 支持pc与fpga通过pcie通信的驱动设计方法 - Google Patents

支持pc与fpga通过pcie通信的驱动设计方法 Download PDF

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Abstract

本发明公开了一种支持PC与FPGA通过PCIE通信的驱动设计方法，包括根据FPGA中断类型，设计驱动运行状态表；设计PCIE上行数据流程，根据驱动运行状态表判断状态进行下一步的操作；设计PCIE下发数据流程，根据驱动运行状态表判断状态进行下一步的操作。本发明支持PCIE协议2.0，能够匹配FPGA直连单板PC的工作模式；保障了数据上行、下行和命令上行、下行，其中上行数据传输速度能够达到102.4MB/s；实现了FPGA主动中断请求的传输模式；保障了传输稳定，不会出现丢包问题。

Description

支持PC与FPGA通过PCIE通信的驱动设计方法
技术领域
本发明属于数字通信技术领域，特别是涉及到一种支持PC与FPGA通过PCIE通信的驱动设计方法。
背景技术
PCIE即PCI-Express(peripheral component interconnect express)，是一种高速串行计算机扩展总线标准。该标准将时钟融合到传输的数据中，采用点到点的互连方法，大大提高传输速度，突破了并行传输带宽的瓶颈。其传输的数据以协议定义的数据包(packet)的形式进行传输，保障了数据传输的完整性和可靠性。而且PCIE加入了数据重传机制，提高了数据传输的可靠性。
正是由于PCIE的这些技术特点，使得其越来越广泛的应用在计算机系统架构及海量数据传输接口领域，特别是在加入了高速DMA控制器传输方式下，PCI Express带宽及传输效率大大提高，因此在高速系统领域具有广阔的前景。
但在FPGA通过PCIE直连PC的情况下，上位机软件不能直接访问硬件板卡，无法直接得到FPGA输出的数据信息，为了保证单板机通过PCIE接口得到数字处理模块的输出信息数据，就需要为数字处理板卡开发基于PCIE协议的windows系统下内核层的驱动程序。
发明内容
本发明提出一种支持PC与FPGA通过PCIE通信的驱动设计方法，解决上位机软件无法直接访问板卡得到FPGA数据、传输速度不稳定丢包、不同项目需重复适配等等问题。
为达到上述目的，本发明的技术方案是这样实现的：
一种支持PC与FPGA通过PCIE通信的驱动设计方法，包括：
S1、根据FPGA中断类型，设计驱动运行状态表；
S2、设计PCIE上行数据流程，根据驱动运行状态表判断状态进行下一步的操作；
S3、设计PCIE下发数据流程，根据驱动运行状态表判断状态进行下一步的操作。
进一步的，步骤S1中所述驱动运行状态表的设计方法包括：
根据FPGA的中断类型，设计驱动状态主要包括：空闲状态、发送状态、接收状态三种；在空闲状态时，进行读取数据的操作，并转换成接收数据状态，不再允许读取数据操作，直到读取数据完成，再转换成空闲状态。
进一步的，步骤S2所述上行数据流程包括：
S21、FPGA主动向PC发送中断；
S22、FPGA发送的中断在Windows驱动内进行处理；先进行状态判断；如果设备已经打开并且处于空闲状态，执行步骤S23，如果设备不是空闲状态，执行步骤S26；
S23、通过查询寄存器判断FIFO中是否满足一包的数据要求；如果满足要求，申请dpc处理；
S24、先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器08H，最后通过设置寄存器04H，启动DMA Write传输，并改变驱动状态；
S25、等待DMA传输完成后，DMA控制器产生中断；
S26、通过读取寄存器04H，判断读取数据是否完成，如果读取数据完成，则该改变标志位，申请dpc处理；
S27、将数据从总线上转移到DMA关联的buf中；然后将数据从DMA关联的buf中，存储到两个交替使用的用户buffer中；
S28、当其中一个用户buffer存满后，通过事件通知DLL层，DLL层的程序再将用户buffer中的数据拷贝到内核层的buf中。
进一步的，步骤S3所述下发数据流程包括：
S31、下发命令，通知FPGA停止中断，使上行数据停止上传；
S32、将应用层要下发的数据传入到内核层；
S33、将传递下来的数据拷贝到DMA关联的Buf中；
S34、初始化DMA操作，先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器1CH寄存器，最后通过设置寄存器04H，启动DMA Read传输，并改变驱动状态，并等待传输完成；
S35、等待DMA传输完成后，DMA控制器产生中断；
S36、进入中断后，判断状态，通过读取寄存器04H，判断发送数据据是否完成，如果发送数据完成，则该改变标志位，申请dpc处理；
S37、在dpc处理中，释放DMA资源，并通知内核中的等待事件，步骤S34继续运行，传输完成，返回信息。
本发明另一方面还提供了一种支持PC与FPGA通过PCIE通信的驱动，包括：
驱动运行状态表，根据FPGA中断类型所设计；
PCIE上行数据流程，根据驱动运行状态表判断状态进行下一步的操作；
PCIE下发数据流程，根据驱动运行状态表判断状态进行下一步的操作。
进一步的，驱动运行状态表包括空闲状态、发送状态、接收状态三种。
进一步的，PCIE上行数据流程包括：
S21、FPGA主动向PC发送中断；
S22、FPGA发送的中断在Windows驱动内进行处理；先进行状态判断；如果设备已经打开并且处于空闲状态，执行步骤S23，如果设备不是空闲状态，执行步骤S26；
S23、通过查询寄存器判断FIFO中是否满足一包的数据要求；如果满足要求，申请dpc处理；
S24、先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器08H，最后通过设置寄存器04H，启动DMA Write传输，并改变驱动状态；
S25、等待DMA传输完成后，DMA控制器产生中断；
S26、通过读取寄存器04H，判断读取数据是否完成，如果读取数据完成，则该改变标志位，申请dpc处理；
S27、将数据从总线上转移到DMA关联的buf中；然后将数据从DMA关联的buf中，存储到两个交替使用的用户buffer中；
S28、当其中一个用户buffer存满后，通过事件通知DLL层，DLL层的程序再将用户buffer中的数据拷贝到内核层的buf中。
进一步的，PCIE下发数据流程包括：
S31、下发命令，通知FPGA停止中断，使上行数据停止上传；
S32、将应用层要下发的数据传入到内核层；
S33、将传递下来的数据拷贝到DMA关联的Buf中；
S34、初始化DMA操作，先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器1CH寄存器，最后通过设置寄存器04H，启动DMA Read传输，并改变驱动状态，并等待传输完成；
S35、等待DMA传输完成后，DMA控制器产生中断；
S36、进入中断后，判断状态，通过读取寄存器04H，判断发送数据据是否完成，如果发送数据完成，则该改变标志位，申请dpc处理；
S37、在dpc处理中，释放DMA资源，并通知内核中的等待事件，步骤S34继续运行，传输完成，返回信息。
与现有技术相比，本发明具有如下的有益效果：
(1)支持PCIE协议2.0，能够匹配FPGA直连单板PC的工作模式；
(2)保障了数据上行、下行和命令上行、下行，其中上行数据传输速度能够达到102.4MB/s；
(3)实现了FPGA主动中断请求的传输模式；
(4)保障了传输稳定，不会出现丢包问题。
附图说明
图1是本发明实施例的PCIE传输信息框图；
图2是本发明实施例的PCIE驱动中断源；
图3是本发明实施例的PCIE驱动状态关系图；
图4是本发明实施例的上行数据控制框图；
图5是本发明实施例的下行数据控制框图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
一、本发明实施例中所设计的驱动与应用层和FPGA的交互原理如图1所示。
首先，FPGA会向PC主动发送中断，主要包括以下4种情况，但是中断形式都是Legacy Interrupt，并且只会发送传统中断A类型的中断，导致在驱动程序中无法区分中断类型。
驱动中只有一个中断处理响应函数，所有进入设备或驱动的中断都需要通过该中断处理函数BDMA_Isr()进行响应。
进入驱动的中断源主要由4种，如图2所示：
a)FPGA主动请求的中断，当FIFO有数据并且允许中断标志位打开的情况下，FPGA主动向驱动发送该中断；
b)下行数据完成后，由FPGA内DMA控制器主动发送DMA_Read_Done中断。
c)上行数据完成后，由FPGA内DMA控制器主动发送DMA_Write_Done中断。
d)在数据传输过程中，每个TLP包传输完成时，产生的中断。
FPGA上传的中断都为INTA，导致该版本的驱动无法区分FPGA上传的中断到底是哪种情况下产生的，所以需要驱动程序自身维护一个驱动运行状态表，根据自身所在的状态，进行下一步的操作，如图3所示，驱动状态主要包括：空闲状态、发送状态、接收状态三种。只有在空闲状态时，才进行读取数据的操作，并转换成接收数据状态，不再允许读取数据操作，直到读取数据完成，再转换成空闲状态。
二、本发明实施例所设计的驱动中最为重要的功能是从FPGA接收FPGA上传的数据，上行数据流的传输关系如图4所示。
按图4的流程编号①—⑧对其整个过程梳理如下：
(1)FPGA的FIFO内数据达到一定量后，并且上位机已经设置了允许中断标志，FPGA主动向PC发送中断，只要满足条件FPGA间隔一段时间(100us)就发送一次中断；
(2)FPGA发送的中断在Windows驱动内中断处理函数BDMA_Isr()中进行处理；先进行状态判断；
(3)如果设备已经打开并且处于空闲状态，执行第③步，通过查询寄存器判断FIFO中是否满足一包的数据要求；如果满足要求，申请dpc处理；
(4)在dpc处理函数DpcForIsr()中，先复位DMA控制器，调用StartDMAWrite()调分配DMA传输空间和地址，再调用WriteAdapterControl()将缓存地址发送给FPGA的寄存器(08H寄存器)，最后通过设置寄存器(04H)，启动DMA Write传输，并改变驱动状态。
(5)等待DMA传输完成后，DMA控制器产生中断；(经观察，在传输过程中也会有中断触发)；
(6)因为此时驱动状态标志位不再是空闲状态，所以进入中断后，判断状态，会执行第⑥项，通过读取寄存器(04H)，判断读取数据是否完成，如果读取数据完成，则该改变标志位，申请dpc处理；
(7)在处理函数DpcForIsr()中，将数据从总线上转移到DMA关联的buf中，实现代码为：
pDevExt->pWriteAdapter->DmaOperations->PutScatterGatherList(
pDevExt->pWriteAdapter,
pDevExt->pWriteSGL,
FALSE)；
然后将数据从DMA关联的buf中，存储到两个交替使用的用户buffer中；
注意：DMA传输大小为51200字节，而用户buffer为两个51200*40字节大小的缓存空间。
(8)当其中一个用户buffer存满后，会通过事件通知DLL层的WaitForSingleObject()，DLL层的程序再通过writefile()进入到内核层，映射到Dispatch()中IRP_MJ_WRITE项，从而将用户buffer中的数据拷贝到通过writefile()传到内核层的buf中。从而完成了整个数据从FPGA到内核，再由内核到缓存，由缓存到应用层的传递。
三、本发明实施例所设计的驱动中另外一部分功能是将数据通过DMA发送到FPGA端，下行数据流的传输关系如图5所示。
按图5的流程编号①—⑦对其整个过程梳理如下：
(1)在下发定频样本前，下发命令，通知FPGA停止中断，使上行数据停止上传；下载样本和下载410程序时，不需要该过程，因为此时还没有数据上传；
(2)将应用层要下发的数据，通过readfile()传入到内核层，对应到驱动的处理函数Dispatch()中IRP_MJ_READ项；
(3)将传递下来的数据拷贝到DMA关联的Buf中；
(4)初始化DMA操作，先复位DMA控制器，调用StartDMARead()调分配DMA传输空间和地址，再调用ReadAdapterControl()将缓存地址发送给FPGA的寄存器(1CH寄存器)，最后通过设置寄存器(04H)，启动DMA Read传输，并改变驱动状态，并在Dispatch()中IRP_MJ_READ项中等待传输完成，代码如下：
KeWaitForSingleObject(&deviceExtension->DMATransFinish,Executive,KernelMode,FALSE,NULL)；
(5)等待DMA传输完成后，DMA控制器产生中断；(经观察，在传输过程中也会有中断触发)；
(6)因为此时驱动状态标志位不再是空闲状态，所以进入中断后，判断状态，会执行第⑥项，通过读取寄存器(04H)，判断发送据是否完成，如果发送数据完成，则该改变标志位，申请dpc处理；
(7)在处理函数DpcForIsr()中，释放DMA资源，实现代码为：
pDevExt->pReadAdapter->DmaOperations->PutScatterGatherList(
pDevExt->pReadAdapter,
pDevExt->pReadSGL,
TRUE)；
并通知内核中的等待事件，如下代码，步骤(4)可以继续运行，readfile()函数可以执行完成，返回信息。
KeSetEvent(&pDevExt->DMATransFinish,0,FALSE)；
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种支持PC与FPGA通过PCIE通信的驱动设计方法，其特征在于，包括：
S1、根据FPGA中断类型，设计驱动运行状态表；
S2、设计PCIE上行数据流程，根据驱动运行状态表判断状态进行下一步的操作；
S3、设计PCIE下发数据流程，根据驱动运行状态表判断状态进行下一步的操作。
2.根据权利要求1所述的设计方法，其特征在于，步骤S1中所述驱动运行状态表的设计方法包括：
根据FPGA的中断类型，设计驱动状态主要包括：空闲状态、发送状态、接收状态三种；在空闲状态时，进行读取数据的操作，并转换成接收数据状态，不再允许读取数据操作，直到读取数据完成，再转换成空闲状态。
3.根据权利要求1所述的设计方法，其特征在于，步骤S2所述上行数据流程包括：
S21、FPGA主动向PC发送中断；
S22、FPGA发送的中断在Windows驱动内进行处理；先进行状态判断；如果设备已经打开并且处于空闲状态，执行步骤S23，如果设备不是空闲状态，执行步骤S26；
S23、通过查询寄存器判断FIFO中是否满足一包的数据要求；如果满足要求，申请dpc处理；
S24、先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器08H，最后通过设置寄存器04H，启动DMA Write传输，并改变驱动状态；
S25、等待DMA传输完成后，DMA控制器产生中断；
S26、通过读取寄存器04H，判断读取数据是否完成，如果读取数据完成，则该改变标志位，申请dpc处理；
S27、将数据从总线上转移到DMA关联的buf中；然后将数据从DMA关联的buf中，存储到两个交替使用的用户buffer中；
S28、当其中一个用户buffer存满后，通过事件通知DLL层，DLL层的程序再将用户buffer中的数据拷贝到内核层的buf中。
4.根据权利要求1所述的设计方法，其特征在于，步骤S3所述下发数据流程包括：
S31、下发命令，通知FPGA停止中断，使上行数据停止上传；
S32、将应用层要下发的数据传入到内核层；
S33、将传递下来的数据拷贝到DMA关联的Buf中；
S34、初始化DMA操作，先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器1CH寄存器，最后通过设置寄存器04H，启动DMA Read传输，并改变驱动状态，并等待传输完成；
S35、等待DMA传输完成后，DMA控制器产生中断；
S36、进入中断后，判断状态，通过读取寄存器04H，判断发送数据据是否完成，如果发送数据完成，则该改变标志位，申请dpc处理；
S37、在dpc处理中，释放DMA资源，并通知内核中的等待事件，步骤S34继续运行，传输完成，返回信息。
5.一种支持PC与FPGA通过PCIE通信的驱动，其特征在于，包括：
驱动运行状态表，根据FPGA中断类型所设计；
PCIE上行数据流程，根据驱动运行状态表判断状态进行下一步的操作；
PCIE下发数据流程，根据驱动运行状态表判断状态进行下一步的操作。
6.根据权利要求5所述的驱动，其特征在于，驱动运行状态表包括空闲状态、发送状态、接收状态三种。
7.根据权利要求5所述的驱动，其特征在于，PCIE上行数据流程包括：
S21、FPGA主动向PC发送中断；
S22、FPGA发送的中断在Windows驱动内进行处理；先进行状态判断；如果设备已经打开并且处于空闲状态，执行步骤S23，如果设备不是空闲状态，执行步骤S26；
S23、通过查询寄存器判断FIFO中是否满足一包的数据要求；如果满足要求，申请dpc处理；
S24、先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器08H，最后通过设置寄存器04H，启动DMA Write传输，并改变驱动状态；
S25、等待DMA传输完成后，DMA控制器产生中断；
S26、通过读取寄存器04H，判断读取数据是否完成，如果读取数据完成，则该改变标志位，申请dpc处理；
S27、将数据从总线上转移到DMA关联的buf中；然后将数据从DMA关联的buf中，存储到两个交替使用的用户buffer中；
S28、当其中一个用户buffer存满后，通过事件通知DLL层，DLL层的程序再将用户buffer中的数据拷贝到内核层的buf中。
8.根据权利要求5所述的驱动，其特征在于，PCIE下发数据流程包括：
S31、下发命令，通知FPGA停止中断，使上行数据停止上传；
S32、将应用层要下发的数据传入到内核层；
S33、将传递下来的数据拷贝到DMA关联的Buf中；
S34、初始化DMA操作，先复位DMA控制器，分配DMA传输空间和地址，再将缓存地址发送给FPGA的寄存器1CH寄存器，最后通过设置寄存器04H，启动DMA Read传输，并改变驱动状态，并等待传输完成；
S35、等待DMA传输完成后，DMA控制器产生中断；
S36、进入中断后，判断状态，通过读取寄存器04H，判断发送数据据是否完成，如果发送数据完成，则该改变标志位，申请dpc处理；
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