CN111427794B - 一种用于加速存储部件网表仿真的方法、系统及介质 - Google Patents

Abstract

本发明公开了一种用于加速存储部件网表仿真的方法、系统及介质，本发明方法包括在子系统的验证环境中，将原来的存储子系统RTL设计整体替换为存储子系统网表；缩减了内存控制器和内存物理接口中与仿真测试程序运行无关的寄存器配置，提高内存控制器和内存物理接口中寄存器配置的时钟频率到物理设计能容忍的最高时钟频率，通过强制赋值的方式对内存控制器和内存物理接口中的寄存器进行单独配置。本发明能够使用原存储子系统的RTL验证环境，可以继承原有的测试用例，沿用原有的正确性检查机制，减少后仿验证环境开发成本；本发明能够缩短寄存器配置时间，节省了大量的人力和时间成本，大大提高了网表仿真的效率，缩短了项目周期。

Description

一种用于加速存储部件网表仿真的方法、系统及介质

技术领域

本发明涉及集成电路的存储子系统的网表仿真和时序检查技术，具体涉及一种用于加速存储部件网表仿真的方法、系统及介质。

背景技术

存储器是推动整个电子产业发展的重要因素。随着处理器性能的不断提高，半导体技术与超大规模集成电路的飞速发展，越来越多的应用将需要更大容量、更高速率的存储设备和存储管理系统来满足其数据存储的需求。目前，DDR4 SRAM作为新一代存储器，性能更高、DIMM容量更大、数据完整性更强且能耗更低，已经得到越来越广泛的应用，与其相对应的控制器以灵活的适应性、高可靠性、良好的可复用性已成为硬件设计的主流。本发明涉及的存储管理系统包括缓存模块、存储管理模块、DDR4 控制器和PHY模块、以及DIMM。

仿真与验证是芯片设计的一个重要环节。其中，仿真又包括前仿和后仿，前仿是对寄存器传输级（RTL，Register_transfer Level）电路的逻辑关系进行验证；后仿是版图设计完成以后，将寄生参数、互连延迟反标到所提取的电路网表中进行仿真，对电路进行分析，确保电路符合设计要求。后仿真的速度相对于前仿慢很多，且观测内部节点波形比较困难。

发明内容

本发明要解决的技术问题：针对现有技术的上述问题，为了实现缩减寄存器初始化占用的时间、尽快发送数据通道的激励，提供一种用于加速存储部件网表仿真的方法、系统及介质，本发明能够使用原存储子系统的RTL验证环境，可以继承原有的测试用例，沿用原有的正确性检查机制，减少后仿验证环境开发成本；本发明能够缩短寄存器配置时间，节省了大量的人力和时间成本，大大提高了网表仿真的效率，缩短了项目周期。

为了解决上述技术问题，本发明采用的技术方案为：

一种用于加速存储部件网表仿真的方法，实施步骤包括：

1）建立存储子系统的验证环境，所述存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块、第二寄存器通道激励模块、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，所述存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，所述数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，所述第二寄存器通道激励模块与内存控制器的输入端相连，所述内存物理接口的输出端与内存模块相连；

2）在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

3）通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

4）通过数据通道激励模块发送功能测试激励得到测试结果。

可选地，步骤2）中还包括每完成一个寄存器的配置，就输出该寄存器的信息。

可选地，步骤2）中输出该寄存器的信息包括寄存器名称、地址和数值。

可选地，步骤2）中对内存控制器以及内存物理接口之间的寄存器进行初始化配置时，还包括缩减内存控制器和内存物理接口中与仿真测试程序运行无关的寄存器配置、只保留测试正常工作所必需配置的寄存器的步骤。

可选地，步骤2）中对内存控制器以及内存物理接口之间的寄存器进行初始化配置时，还包括将内存控制器以及内存物理接口中寄存器配置的时钟频率信号PCLK提升至设计能达到的或者反标时序所能满足的最高时钟频率，待初始化完成之后再将时钟频率信号PCLK降至数据通路测试所需的频率。

可选地，步骤1）中还包括利用后仿反标文件SDF对存储子系统网表进行反标模拟的步骤，且反标模拟时将后仿反标文件SDF中的时序值标注到存储子系统网表中，所述后仿反标文件SDF为抽取存储子系统所含全部模块的延时信息而得到。

此外，本发明还提供一种用于加速存储部件网表仿真的系统，包括：

验证环境初始化程序单元，用于建立存储子系统的验证环境，所述存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块、第二寄存器通道激励模块、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，所述存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，所述数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，所述第二寄存器通道激励模块与内存控制器的输入端相连，所述内存物理接口的输出端与内存模块相连；

第一寄存器初始化配置程序单元，用于在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

第二寄存器初始化配置程序单元，用于通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

测试激励程序单元，用于通过数据通道激励模块发送功能测试激励得到测试结果。

此外，本发明还提供一种用于加速存储部件网表仿真的系统，包括计算机设备，该计算机设备被编程或配置以执行所述用于加速存储部件网表仿真的方法的步骤。

此外，本发明还提供一种用于加速存储部件网表仿真的系统，包括计算机设备，该计算机设备的存储器上存储有被编程或配置以执行所述用于加速存储部件网表仿真的方法的计算机程序。

此外，本发明还提供一种计算机可读存储介质，该计算机可读存储介质上存储有被编程或配置以执行所述用于加速存储部件网表仿真的方法的计算机程序。

和现有技术相比，本发明具有下述优点：

1、本发明用于代替存储子系统RTL设计的存储子系统网表是基于整个存储子系统产生的，所使用的网表仿真环境也是子系统的验证环境，因此能够继承原有的测试用例，沿用原有的正确性检查机制，减少验证环境开发成本。

2、由于子系统规模较大，路径延时较长，用于代替存储子系统RTL设计的存储子系统网表仿真的编译时间长，仿真速度慢。并且在数据通道测试激励发送之前需要对内存控制器和内存物理接口配置寄存器以进行初始化，该初始化包含大量的寄存器，完成一次配置用时长达36小时，导致完成一次测试就需要2～3天，有的程序甚至1个星期。大量的波形记录、信号不定态追踪、问题定位和重新仿真，对于大量的测试用例，迭代周期太长将严重降低后仿效率，且很容易导致项目延期，造成不可估量的损失。为了解决上述问题，本发明在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的信号并通过对信号进行强制赋值的方式对内存控制器和内存物理接口中的寄存器进行单独配置，从而能够在有限的时间内，缩减寄存器初始化占用的时间，加快网表仿真程序的速度，缩短仿真验证周期，提高后仿效率，节省了大量的人力和时间成本，大大提高了网表仿真的效率，确保项目的按时结题和芯片顺利投片。

附图说明

图1为本发明实施例方法的基本流程示意图。

图2为现有DDR4存储子系统的验证环境示意图。

图3所示为将存储子系统RTL设计整体替换为存储子系统网表的结构框图。

图4为本发明实施例中改进后的DDR4存储子系统的验证环境示意图。

具体实施方式

下文将以DDR4存储子系统为例，对本发明用于加速存储部件网表仿真的方法、系统及介质进行进一步的详细说明。毫无疑问，本发明用于加速存储部件网表仿真的方法、系统及介质并不局限于DDR4存储子系统，也可以用于DDR3存储子系统等更老的存储子系统、DDR5存储子系统以及更新的存储子系统，在此不再赘述。

如图1所示，本实施例用于加速存储部件网表仿真的方法的实施步骤包括：

1）建立存储子系统的验证环境，如图3和图4所示，存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块（图中表示为寄存器通道激励模块1）、第二寄存器通道激励模块（图中表示为寄存器通道激励模块2）、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，第二寄存器通道激励模块与内存控制器的输入端相连，内存物理接口的输出端与内存模块相连；

2）在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

3）通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

4）通过数据通道激励模块发送功能测试激励得到测试结果。

图2为现有DDR4存储子系统的验证环境示意图，现有DDR4存储子系统的存储子系统RTL设计包括采用RTL实现的缓存模块、存储管理模块、内存控制器以及内存物理接口。现有DDR4存储子系统的验证环境中，通过寄存器通道对存储子系统中的各个模块进行寄存器功能配置之后，数据通道发送测试激励对子系统进行功能测试，最后通过参考模型对设计的输出值和预期值进行比对以检查结果的正确性。

图3所示为将存储子系统RTL设计整体替换为存储子系统网表的结构框图，其中反标所用后仿反标文件SDF是抽取存储子系统所含全部模块的延时信息而产生的，反标模拟时将后仿反标文件SDF中的时序值标注到设计中，使用上述相同的参考模型进行正确性验证；图4所示为本实施例方法中改进后的存储子系统验证结构框图。对比图3和图4可知，和现有DDR4存储子系统的验证环境相比，本实施例中采用存储子系统网表代替存储子系统RTL设计，存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器（DDR4控制器）以及内存物理接口（DDR4 PHY），并增加了第二寄存器通道激励模块（图中表示为寄存器通道激励模块2）。

本实施例中，存储管理模块、内存控制器之间的接口（寄存器通道）协议，由于网表中对于同一个信号可能有多个克隆信号，需要从所有DDR4控制器的APB3协议接口信号中找到真正有效的寄存器配置信号。作为一种可选的实施方式，本实施例中寄存器配置信号包括：时钟频率信号PCLK、地址信号PADDR、写信号PWRITE、选择信号PSEL、使能信号PENABLE、写数据信号PWDATA、就绪信号PREADY和传输错误信号PSLVERR。由于该内存控制模块仍然与存储管理模块相连，接口信号仍然受到存储管理模块驱动，需要通过强制赋值（force）的方式，对寄存器配置信号进行force，并遵循APB3接口协议，编写程序对内存控制器和内存物理接口的寄存器进行初始化配置。

为了便于实时观测初始化进度，本实施例中，步骤2）中还包括每完成一个寄存器的配置，就输出该寄存器的信息。作为一种可选的实施方式，本实施例步骤2）中输出该寄存器的信息包括寄存器名称、地址和数值，此外也可根据需要对该寄存器的信息进行按需增减。

为了进一步减少内存控制器以及内存物理接口之间的寄存器进行初始化配置所花费的时间，本实施例步骤2）中对内存控制器以及内存物理接口之间的寄存器进行初始化配置时，还包括缩减内存控制器和内存物理接口中与仿真测试程序运行无关的寄存器配置、只保留测试正常工作所必需配置的寄存器的步骤。

为了进一步减少内存控制器以及内存物理接口之间的寄存器进行初始化配置所花费的时间，本实施例步骤2）中对内存控制器以及内存物理接口之间的寄存器进行初始化配置时，还包括将内存控制器以及内存物理接口中寄存器配置的时钟频率信号PCLK提升至设计能达到的或者反标时序所能满足的最高时钟频率，待初始化完成之后再将时钟频率信号PCLK降至数据通路测试所需的频率。

本实施例中，步骤1）中还包括利用后仿反标文件SDF（简称SDF文件）对存储子系统网表进行反标模拟的步骤，且反标模拟时将后仿反标文件SDF中的时序值标注到存储子系统网表中，后仿反标文件SDF为抽取存储子系统所含全部模块的延时信息而得到。

综上所述，本实施例中用于加速存储部件网表仿真的方法使用原存储子系统的RTL验证环境，可以继承原有的测试用例，沿用原有的正确性检查机制，减少后仿验证环境开发成本。本实施例中用于加速存储部件网表仿真的方法通过强制赋值的方式对内存控制器和内存物理接口中的寄存器进行单独配置、缩减了内存控制器和内存物理接口中一大部分与仿真测试程序运行无关的寄存器配置、提高内存控制器和内存物理接口中寄存器配置的时钟频率到物理设计能容忍的最高时钟频率，三管齐下，在同一个服务器的相同情况下，将DDR4 控制器和PHY寄存器初始化的时间由原来的36个小时将至6个小时，节省了大量的人力和时间成本，大大提高了网表仿真的效率，缩短了项目周期。

此外，本实施例还提供一种用于加速存储部件网表仿真的系统，包括：

验证环境初始化程序单元，用于建立存储子系统的验证环境，存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块、第二寄存器通道激励模块、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，第二寄存器通道激励模块与内存控制器的输入端相连，内存物理接口的输出端与内存模块相连；

第一寄存器初始化配置程序单元，用于在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

第二寄存器初始化配置程序单元，用于通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

测试激励程序单元，用于通过数据通道激励模块发送功能测试激励得到测试结果。

此外，本实施例还提供一种用于加速存储部件网表仿真的系统，包括计算机设备，该计算机设备被编程或配置以执行前述用于加速存储部件网表仿真的方法的步骤。

此外，本实施例还提供一种用于加速存储部件网表仿真的系统，包括计算机设备，该计算机设备的存储器上存储有被编程或配置以执行前述用于加速存储部件网表仿真的方法的计算机程序。

此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质上存储有被编程或配置以执行前述用于加速存储部件网表仿真的方法的计算机程序。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。本申请是参照根据本申请实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种用于加速存储部件网表仿真的方法，其特征在于实施步骤包括：

1）建立存储子系统的验证环境，所述存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块、第二寄存器通道激励模块、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，所述存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，所述数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，所述第二寄存器通道激励模块与内存控制器的输入端相连，所述内存物理接口的输出端与内存模块相连；

2）在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

3）通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

4）通过数据通道激励模块发送功能测试激励得到测试结果。

2.根据权利要求1所述的用于加速存储部件网表仿真的方法，其特征在于，步骤2）中还包括每完成一个寄存器的配置，就输出该寄存器的信息。

3.根据权利要求2所述的用于加速存储部件网表仿真的方法，其特征在于，步骤2）中输出该寄存器的信息包括寄存器名称、地址和数值。

4.根据权利要求1所述的用于加速存储部件网表仿真的方法，其特征在于，步骤2）中对内存控制器以及内存物理接口之间的寄存器进行初始化配置时，还包括缩减内存控制器和内存物理接口中与仿真测试程序运行无关的寄存器配置、只保留测试正常工作所必需配置的寄存器的步骤。

5.根据权利要求1所述的用于加速存储部件网表仿真的方法，其特征在于，步骤2）中对内存控制器以及内存物理接口之间的寄存器进行初始化配置时，还包括将内存控制器以及内存物理接口中寄存器配置的时钟频率信号PCLK提升至设计能达到的或者反标时序所能满足的最高时钟频率，待初始化完成之后再将时钟频率信号PCLK降至数据通路测试所需的频率。

6.根据权利要求1所述的用于加速存储部件网表仿真的方法，其特征在于，步骤1）中还包括利用后仿反标文件SDF对存储子系统网表进行反标模拟的步骤，且反标模拟时将后仿反标文件SDF中的时序值标注到存储子系统网表中，所述后仿反标文件SDF为抽取存储子系统所含全部模块的延时信息而得到。

7.一种用于加速存储部件网表仿真的系统，其特征在于包括：

验证环境初始化程序单元，用于建立存储子系统的验证环境，所述存储子系统的验证环境包括数据通道激励模块、第一寄存器通道激励模块、第二寄存器通道激励模块、内存模块以及用于代替存储子系统RTL设计的存储子系统网表，所述存储子系统网表包括依次相连的缓存模块、存储管理模块、内存控制器以及内存物理接口，所述数据通道激励模块、第一寄存器通道激励模块分别与缓存模块输入端相连，所述第二寄存器通道激励模块与内存控制器的输入端相连，所述内存物理接口的输出端与内存模块相连；

第一寄存器初始化配置程序单元，用于在存储管理模块、内存控制器之间的接口协议信号中包含的一系列克隆信号中找出真正有效的寄存器配置信号，对真正有效的寄存器配置信号采用强制赋值的方式进行赋值，采用遵循存储管理模块、内存控制器之间的接口协议的程序对内存控制器以及内存物理接口之间的寄存器进行初始化配置，并将存储管理模块、内存控制器之间的延时信息加入到真正有效的寄存器配置信号以满足存储管理模块、内存控制器之间的时序要求；

第二寄存器初始化配置程序单元，用于通过第二寄存器通道激励模块对缓存模块、存储管理模块进行寄存器配置；

测试激励程序单元，用于通过数据通道激励模块发送功能测试激励得到测试结果。

8.一种用于加速存储部件网表仿真的系统，包括计算机设备，其特征在于，该计算机设备被编程或配置以执行权利要求1～6中任意一项所述用于加速存储部件网表仿真的方法的步骤。

9.一种用于加速存储部件网表仿真的系统，包括计算机设备，其特征在于，该计算机设备的存储器上存储有被编程或配置以执行权利要求1～6中任意一项所述用于加速存储部件网表仿真的方法的计算机程序。

10.一种计算机可读存储介质，其特征在于，该计算机可读存储介质上存储有被编程或配置以执行权利要求1～6中任意一项所述用于加速存储部件网表仿真的方法的计算机程序。

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