CN1114067A - 自动选页的存储装置 - Google Patents

Abstract

本发明提供一具有选页功能的存储装置。该存 储装置包含一数据端及一存储单元阵列，此阵列具有 多数个地址，存储装置包含一移位寄存器、一地址译 码电路及一选页装置。此选页装置，响应存取控制信 号、地址时钟信号及时钟脉冲，选择性地将一页码存 储在该选页装置中。

Description

本发明有关一种存储装置，且特指一具有选页功能的存储装置。

为了满足今日多媒体电脑的需求，近来集成电路（IC）存储装置已被应用以存储大量的语音及影像数据。语音或影像数据具有一种数据连结的特点（Continuity）。简而言之，这些数据，在多数情况下，是以顺序或称串行（serially）方式存取的。

一般而言，一个数据处理系统中的存储系统包含多个IC存储装置。举例而言，如图1A，多个IC存储装置构成一个存储系统与中央处理单元（CPU）12连结。在这种系统规划下，需要准备支脚（pin）如P1、P2，以便分辨各别存储装置110、112等等所占用的地址区域，或称页码。在图1A中，Vss电压与第一存储装置110的P1、P2支脚连结，以指示该存储装置110占用地址空间的第0页。而Vdd电压与第二存储装置112的P1支脚连结，且Vss电压与其P2支脚连结，以指示该存储装置112占用地址空间的第1页。如果此类IC存储装置只有P1、P2支脚供此用途之用，则在数据处理系统内所能容纳存储装置的最大数量为四个。此类设计的第一缺点为须要额外的支脚，如P1、P2……等等，来指明所占用的存储地址页码。而第二种缺点则为将相关电压，如Vss、Vdd，与支脚P1、P2等连结时，容易发生人为的错误。

为了避免上述的缺点，一些存储装置制造商应使用者的要求，在制造过程的最后阶段，直接将页码记入存储装置中，并将记入的页码标示于存储装置表面。因此，每一存储装置完成后，就有一固定而无法改变的页码，如图1B所示。此一方法，虽解决了图1A中有关的缺点，但又产生新缺点。例如，因每一存储装置其中具有一固定的页码，制造商就必须对每一种页码库存一定数目的存储装置，但此种方式有害库存管理。再举例言之，将此类存储装置装设在其所制系统内，系统制造商必须确定其系统内绝对没有两个存储装置具有相同的页码，否则系统于运作时必会发生错误动作。

为了解决前述现有技术的缺点，本发明提供一具有选页功能的存储装置。

本发明所提供的串行存取存储装置具有一数据端及一存储单元阵列，此阵列具有多个地址。此存储装置包含一移位寄存器、一地址译码电路及一选页装置。

移位寄存器，响应一地址时钟信号，存储进行串行存取存储操作的一第一地址值。移位寄存器具一第一输入端与数据端连结。

地址译码电路，响应一读/写信号、第一个地址值、一地址时钟信号及一时钟信号，以串行方式存取存储单元阵列的多个地址。

选页装置与移位寄存器连结，并响应读/写信号、地址时钟信号及时钟信号，选择性地将一页码存储在该选页装置中。

附图简要说明：

图1A为现有技术的第一种存储系统。

图1B为现有技术的第二种存储系统。

图2A为一存储系统，具有一个本发明的存储装置。

图2B为一存储系统，具有多个本发明的存储装置。

图3为本发明中第一个地址值传送的时序图。

图4为本发明串行存取存储装置的一优选实施例。

图5A为图2B中本发明存储装置22在存储体写入操作时的时序图。

图5B为图2B中本发明存储装置24在存储体写入操作时的时序图。

图5C为图2B中本发明存储装置22在存储体读出操作时的时序图，其中存储装置22普写入过数据。

图6A为图4中边缘检测器中有关产生装入信号448、增值信号446的详细电路。

图6B为图4边缘检测器中有关产生装页信号450的详细电路。

图7表示写入信号241及读出信号242如何由时钟脉冲信号230及存取控制信号240产生。

图8为存储终点（End of Memory）信号260产生电路。

如图2A所示，本发明的一串行存取存储装置21可与一语音录放控制器23连结。传输线包含一时钟脉冲线230（CLK）、一地址时钟脉冲210（ADD CLK）、一双向数据线220、一存储读写线240（WR/RD）及存储终点信号260（EOM）。其中，存储读写线240是一存储存取控制线。

如图2B所示，由多个串行存取存储装置22、24……所构成的一存储系统与一中央处理单元23连结。该多个串行存取存储装置22、24……以串级（cascade）方式相互连结以构成存储系统。多个存储装置包含一第一存储装置22及一最后存储装置28（未示出）。每一个存储装置具有一存储单元阵列，此阵列具有多个地址。存储装置具有一EOM端，在存储单元阵列的最后一个地址被存取时，EOM端输出一存储终点信号260。存储装置并具有一存取控制输入端（W/ R）。除了最后存储装置28外，每一个存储装置的EOM端与其下一个存储装置的存取控制输入端（W/ R）连结，以构成如图2B所示的存储系统。

存储装置22、24……等等内多个地址的数据可以串行方式由数据线220存取。存储装置22、24……的数据端（DATA）在一第一时段将存取操作的第一个地址值以串行方式输入，并且在剩下的时段选择性地传输数据。第一个地址值内含有此存储存取操作所存取的存储体页值（pagevalue）。第一个地址值在数据线220上的传输时序如图3所示。其中，Pm、……Po代表所存取存储体页值，而An、……Ao代表此页存储体内的存取地址值。依据本发明，一个存储装置在没有被写入数据前，是不能进行存储体读的运作，此点将因后面详述而更加明白。

如图4所示，本发明具有一移位寄存器42，响应地址时钟脉冲信号210，将进行串行存取存储动作的一第一个地址值存储。移位寄存器42具有一第一输入端与数据（DATA）端连结。存储装置具有一地址译码电路44，响应一写入信号241或读出信号242、第一个地址值421、地址时钟信号210，以串行方式存取存储装置的多个地址。写入信号241及读出信号242两者皆与时钟信号230及存储体读/写信号240有关，其详细内容以后再述。

移位寄存器42，具有N+M个数据寄存器420。以串联方式互相连结，以构成此移位寄存器42。每一个数据寄存器420具有一数据输出端（Q）、一时钟输入端（CLK）及一数据输入端（D）。第一个数据寄存器的数据输入端即为移位寄存器42的输入端，并与数据端（DATA）连结。每一个数据寄存器的时钟输入端可接收地址时钟信号210。

地址译码电路44具有一地址锁存/计数器442，其具有N个输入端，每一输入端与一对应数据寄存器420的数据输出端（Q）连结，响应一装入信号448，锁存（latch）第一个地址值，并且，响应一增（increment）信号446，将存取的地址值逐一增值。

地址译码电路44进一步包含一边缘检测器444，其响应存储读/写信号240、时钟信号230及地址时钟信号210，产生所述的装入信号448、增值信号446及一装页（load page）信号450。

本发明存储装置包含一选页装置（page select），其响应读/写信号240、地址时钟信号210及时钟信号230，选择性锁存一页码（page number）。

选页装置包含一个页锁存/计数器422及一个页码寄存器43。页锁存/计数器422，与移位寄存器42连结，并响应所述装入信号448，将第一个地址值内含的页值（page value）锁定并存储在其内。每当一个页增值信号440动作，页锁存/计数器422，会逐一增值。页码寄存器43，其输入端与页锁存/计数器422的输出端连结，并响应所述装页信号450，将页锁存/计数器422的输出页码值存储在其中。如前所述，每一个存储装置内的页锁存/计数器422的值，在页增值信号440动作时，都会增值一次。

选页装置进一步包含一存取控制装置，其接收页码寄存器43输出的页码431及由页锁存/计数器422输出的一锁存输出值411。响应存取控制信号240，此存取控制装置针对其对应的存储单元阵列内多个地址的数据予以选择性地传输。

存取控制装置包含一比较器45、一设定/复位（S-R）触发器47、一与门49及一数据缓冲器48。比较器45比较页码431与锁存输出值411的值，并视比较结果输出一存取信号452。当页码431与锁存输出值411值不同时，存取信号452不动作。

设定/复位触发器47具有一设定端接收装页信号450，具有一复位端接收一起动（power-on）复位信号471，并具一数据端产生一容许读取（allow-to-read）信号472。

与门49具一输出，响应存取信号452、容许读取信号472及读/写信号240，产生一缓冲器使能（buffer-enable）信号491。

数据缓冲器48，与存储装置的数据端及存储单元阵列46分别连结，并响应读/写信号240、缓冲器起动信号491及时钟信号230，以串行方式选择性地传输数据。当缓冲器起动信号491不动作，但当存储体写入操作而使存取控制信号240动作时，数据缓冲器48仍可被使能（enabled）以允许存储体写入操作。

系统开机后且控制器23将一存储体写入的第一个地址值Pm……Po，An……Ao经由数据线220送至每一个存储装置22、24、……中的移位寄存器42中时，只有第一个存储装置24的W/ R支脚的输入信号呈动作状态。其它的存储装置24、26……等等的W/ R端都呈不动作状态。因此，当第一个时钟脉冲由时钟线230进入时，第一个存储装置22视此存储操作为一写入（write）操作，而其它的存储装置24，……等等全部视此操作为读出（read）操作。

但是，在数据处理系统开机完成后，开机复位信号471会将每一个存储装置中的触发器47值复位，以致将容许读取信号472拉至低电平。接着，此一电平的容许读取信号472将缓冲器使能信号491拉至低电平。因此，每一个存储装置内的数据缓冲器48都在禁止（disabled）状态而不能传输资料。简而言之，在开机后若存储装置22，……等等从未被写入过数据，则所有的存储装置都不允许被读取。因此，当第一个存储装置22被写入数据时，图2B中系统的其它存储装置没有动作，只要是它们都未曾被写入过数据。

选页装置进一步包含一页边界逻辑元件（page boundary）424，在存储单元阵列被写入时，其响应一页增值信号440，产生一存储终点信号260;而存储单元阵列被读取时，其响应一页增值信号440，产生一短期（short duration）存储终点信号260。

当地址钟信号210的状态为不动作时（negated）表示第一个地址值已完全输入移位寄存器42中，而在存取控制信号240为高电平的阶段，时钟信号线230上第一个时钟脉冲的上升缘会产生一个装页信号450，使页锁存/计数器422的输出页值，如值00，被锁存于页码寄存器43中。

当写入的数据填满存储装置22并到达其最后一个地址，只有存储装置22的存储终点信号260被拉至高电平，并因而使第二个存储装置24的W/ R脚拉至高电平。但因每一个存储装置内的地址锁存/计数器442所产生的页增值信号440自动会使系统内每一页锁存/计数器422的值由00增值成01。因而，在时钟线230上接着来的时钟信号会产生一个动作的装页信号450，使更新的页值01存储在第二个存储装置24中的页码寄存器43内。其后并将数据写入第二个存储装置24中，一直到达其最后一个地址后，如同上述，一个更新的页值10会进而被存储至第三个存储装置26中的页码寄存器43内。系统中的每一存储装置都历经上述的写入动作后，即自动完成本发明所提供的选页功能。

本发明的存储写入动作的时序图可参考图5A，在其中，人们可发现当最后一个地址被写入时，存储终点信号260动作以便将更多的数据写入下一个存储装置24。而在图5B则表示第一个存储装置22的存储终点信号260运行后，第二个存储装置24接下来的运行时序图。在图5所示的实施例中，当存储读/写信号240被拉高时表示为一存储写入操作，而被拉低时表示为一存储读出操作。

系统内的存储装置22一旦被写入数据后，此一存储装置22就可被依序读出其内的数据。当然，首先须输入所欲读取的第一个地址值。但必须了解的是，对于存储读取操作而言，装页信号450是不会动作的。因此，页码寄存器43内的值在存储读取周期是不会被改变的。在图4所示的实施例中，每一个存储装置内的页锁存/计数器422的现值411与页码寄存器43内的页码值431直行比较。如果两者不同，存取信号452就呈不动作状态而使缓冲器使能信号491不动作（negated）。如此，数据缓冲器48就被禁止（disabled）而无法进行存储读取的操作。但当读/写信号240的状态为一存储写入的动作时，不管缓冲器使能信号491的状态如何，缓冲器48仍被使能以进行数据写入的操作。但是，如果是数据读取，且缓冲器使能信号491不动作，那数据缓冲器48就不能传送数据。

当某一特定存储装置，例如22内的现值411与页码值431相等，就表示此特定存储装置的页码431与此刻要读取的页值相同。此一特定存储装置内的值才可以经由数据线220被读取。存储读取操作继续进行直到存储单元阵列内的最后地址被存取时，每一个存储装置内的页锁存/计数器422内的现值411全部增加1。此刻，对存储装置22而言，其值431将不再等于现值411，并因而被禁止（disabled）而无法输出数据。但此同时，下一个存储装置24中页码43内的值431却等于更新的现值411，因而存储装置24接下来被使能而其内的数据逐一被读取。

本发明作数据读取的时序图可参考图5C，人们可发现当其内存储单元阵列被全部读取后，在信号线260上产生一个极窄的脉冲（pulse）。此一极窄的脉冲并不会使下一个存储装置误认为一个存储写入的动作。

边缘检测器444中产生增值信号446、装入信号448的电路，如图6A所示，具有一与非门60、一第一或非门62、一第二或非门64、一反相器66、一延迟电路67及一与门68。与非门60的二输入端分别输入一读信号242及一写信号241，其一输出端产生增值信号446。第一或非门62，具有一第一输入端、一第二输入端及一第一输出端。第一输入端输入增值信号446。第二或非门64具有一第三输入端、一第四输入端及一第二输出端。第三输入端输入地址时钟信号210，第四输入端与第一或非门62的第一输出端连结，而第二输出端与第一或非门62的第二输入端连结并产生一第二输出信号641。反相器66，具有一第五输入端及一第三输出端，第五输入端与第二或非门64的第二输出端连结，而第三输出端产生一第三输出信号661。与门68，响应第二输出信号641及第三输出信号661，产生装入信号448。

边缘检测器中产生装页信号450的电路，如图6B所示，具有一与门80、一第一或非门82、一第二或非门84、一反相器86、一延迟电路87及一与门88。与门80的二输入分别输入时钟信号230及存储读/写信号240，并具有一输出端。第一或非门82，具有一第一输入端、一第二输入端及一第一输出端。第一输入端连结与门80的输出端。第二或非门84具有一第三输入、一第四输入及一第二输出端。第三输入端接收地址时钟信号210，第四输入端与第一或非门82的第一输出端连结，而第二输出端与第一或非门82的第二输入端连结并产生一第二输出信号841。反相器86具一第五输入端及一第三输出端。第五输入端与第二或非门84的第二输出端连结，而第三输出端产生一第三输出信号861。与门88，响应第二输出信号841及第三输出信号861，产生装页信号450。

由图7中可知，写入信号241是由时钟信号230及存储体读/写信号240作与非逻辑运算所产生。而读出信号242是由时钟信号230及存储体读/写信号240的反相值作与非逻辑运算所产生。

如图8所示，产生存储终点信号260的电路包含一触发器91、一反相器92、一延迟电路93、一与门94及一多路转换器95。当读/写信号240指示一存储写入操作时，信号911经由多路转换器95被传送至信号线260上。而当读/写信号240指示一存储读取操作时，信号941经由多路转换器95被传至信号线260上。触发器91的复位端（reset）及时钟端分别接收装页信号450及页增值信号440。触发器91的数据端则与Vdd连接。页增值信号440亦输入至与门94及反相器92，如图所示。

由上述发明实施例的说明可知，本案有下列优点：

第一，一根数据（DATA）线220及一根地址时钟线210足够用来对存储单元阵列46进行串行存取，且速度不会太慢。

第二，控制器23及存储装置21间的接口信号线全部不须更改，不管存储装置21的长度大小，如256K或1M等等。

第三，由于本发明的选页功能，多个较小容量的存储装置可以串连方式相互连结，以构成一较大容量的存储系统。

第四，本发明的页边界逻辑元件会在最后地址被存取时产生一存储终点信号260给控制器23。因而就不需一些输入的信号线以便告之控制器23所采用存储体容量的大小。

前述有关本发明中一些较具体的电路仅为本发明的优选实施例而已，在不脱离本发明构想下的诸多修正与变更是极其可能与容易的。因此，任何此类的改变均为本发明意图保护的范围所覆盖。

Claims (13)

1、一种串行存取存储装置，具有一数据端及一存储单元阵列，存储单元阵列具有多个地址，包含有：

一移位寄存器，响应一地址时钟信号，存储一进行串行存取存储操作的一第一个地址值，该移位寄存器具有一第一输入端与数据端连结；

一地址译码电路，响应一读/写信号、所述第一个地址值、所述地址时钟信号及一时钟信号，以串行方式存取存储单元阵列的多个地址；及

一选页装置，其与移位寄存器连结，交响应所述读/写信号、地址时钟信号及时钟信号，选择性地存储一页码。

2、一种串行存取存储装置，具有一存储单元阵列，存储单元阵列具有多个地址，包含有：

一数据端，其在一第一时段内以串行方式输入一进行串行存取存储操作的一第一个地址值，并于一剩余时段内以串行方式传送数据;及

一选页装置，可接收所述第一个地址值，并响应一读/写信号、一地址时钟信号及一时钟信号，选择性地存储一页码。

3、如权利要求2所述的存储装置，进一步包含：

一移位寄存器，响应地址时钟信号，存储一所述第一个地址值，该移位寄存器具有一第一输入端与所述数据端连结;

一地址解码电路，响应所述读/写信号、第一个地址值，地址时钟信号及时钟信号，以串行方式存取存储单元阵列的多个地址。

4、如权利要求1或3所述的存储装置，其中选页装置包含：

一页锁存/计数器，其与移位寄存器连结，响应一装入信号，将第一个地址值内的一页值锁存，并响应一页增值信号，此页锁存/计数器的值加一;

一页码寄存器，具有一输入端与页锁存/计数器的一输出端连结，并响应一装页信号，存储所述页码。

5、如权利要求4所述的存储装置，其中选页装置进一步包含：

一存取控制装置，其比较页码寄存器输出的页码及页锁存/计数器的一锁存输出值，并响应读/写信号，将被串行存取的多个地址所对应的数据选择性地予以传输。

6、如权利要求5所述的存储装置，其中所述存取控制装置包含：

一比较器，比较所述页码与锁存输出值，而产生一存取信号。

7、如权利要求5所述的存储装置，其中存取控制装置进一步包含：

一设定/复位（S-R）触发器，具有一设定输入端接收装入页码信号，具有一复位输入端接收一起动复位信号，并具有一数据输出端产生一允许读取信号。

8、如权利要求7所述的存储装置，其中所述存取控制装置进一步包含：

一与门，响应存取信号、允许读取信号及读/写信号，以产生一缓冲器使能信号。

9、如权利要求8所述的存储装置，其中所述存取控制装置进一步包含：

一数据缓冲器，其分别与数据端及存储单元阵列连结，并响应读/写信号、缓冲器使能信号及时钟信号，以串行方式传输资料。

10、如权利要求8所述的存储装置，其中选页装置进一步包含：

一页边界逻辑元件，在存储单元的一最后地址被写入数据时，响应所述页增值信号，该页边界逻辑元件使一存储终点信号动作，在存储单元的最后一个地址被读取时，响应所述页增值信号，此页边界逻辑元件存储终点信号只动作一极短的时段。

11、如权利要求1或3所述的存储装置，其中地址译码装置进一步包含：

一边缘检测器，响应读/写信号、地址时钟信号及时钟信号，产生所述装入信号、增值信号及装页信号。

12、一种串行存取存储系统，包含：

多个串行存取存储装置，其中每一个存储装置与另一个存储装置以串联方式连结构成此一存储系统，多个串行存取存储装置中包含一第一及一最后存储装置，每一个存储装置具有一存储单元阵列、一存储终点输出端及一存取控制输入端，此阵列内包含多个地址，当存储单元阵列内的一最后地址被存取时，存储终点输出端输出一存储终点信号，除了最后存储装置外，每一个存储装置的存储终点输出端是与互成串联关系的下一个存储装置的存取控制输入端连结。

13、如权利要求12所述的存储系统，其中串行存取存储装置具有一数据端，而且该串行存取存储装置具有：

一移位寄存器，响应一地址时钟信号，贮存一串行存取存储动作的一第一个地址值，该移位寄存器具有一第一输入端与数据端连结;

一地址译码电路，响应一读/写信号、所述第一个地址值、所述地址时钟信号及一时钟信号，以串行方式存取存储单元阵列的多个位址;及

一选页装置，其与移位寄存器连结，并响应所述读/写信号、地址时钟信号及时钟信号，选择性地存储一页码。

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