CN1851633A - 一种动态自管理缓冲区 - Google Patents

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Abstract

本发明提供了一种动态自管理缓冲区,包括控制模块和缓存模块,缓存模块划分为多个BANK空间;控制模块用于接收外部的读写信号,控制数据写入/读出缓存模块的各个BANK中,以及用于对缓存模块内部BANK进行配置。控制模块还包括:写接口模块、读接口模块、参数配置模块;写接口模块用于接收外部的写数据信号,控制数据写入缓存模块的BANK;读接口模块用于接收外部的读数据信号,控制数据读出缓存模块的BANK;参数配置模块用于将配置参数传递给缓存模块进行配置,以及将配置参数传递给写接口模块、读接口模块。使用本发明,可以简化外部模块对缓冲区的管理,对于外部接口来说,不必关心缓冲区内部BANK结构。

Description

一种动态自管理缓冲区
技术领域
本发明涉及缓冲区技术领域,特别是指一种动态自管理缓冲区。
背景技术
在硬件设计中,经常应用可编程逻辑器件(FPGA)来完成各种算法处理、复杂接口时序转换等。而在FPGA内部,不同的功能子模块(或称为逻辑单元)之间在传输数据时会存在跨时钟域问题导致数据传输失败。例如FPGA内部的逻辑接口模块与内部模块的处理时钟不一致,会导致数据无法在两个逻辑单元之间正常传输。
目前,通常采取缓冲区隔离的方式来解决跨时钟域的问题,缓冲区可采用FIFO或DPRAM实现。其中FIFO具有地址自增功能,因此外部无须提供地址线,但缺点是必须进行连续地址读写。DPRAM操作比较灵活,可以对任意地址进行读写,但由于需要地址记录过程,其读写控制相对复杂一些。
如图1示出了缓冲区读写逻辑图,缓冲区有两个端口,其中一个端口与逻辑接口模块关联,实现数据的写入,另一个端口与逻辑内部其他模块关联,实现数据的读出。缓冲区不仅应用在逻辑接口部分来解决跨时钟的问题,在逻辑内部其它模块也被大量使用,如进行数据宽度的转换,或者数据结构的调整等。
对于缓冲区来说,一般的,外部输入的数据具有一定的数据格式,以ATM信元为例,其长度是固定的53字节,缓冲区的大小要保证能够存放一个完整信元,将用于存放该信元的这个空间称做一个BANK。在这个例子中,BANK的大小至少应是53字节。实际应用中需要根据接入的数据格式,数据线宽度确定BANK的大小。
目前缓冲区的读写一般多采用乒乓方式。如图2示出了乒乓缓冲区实现框图,采用物理上独立的两个BANK,对两个BANK交替进行读写操作。接口模块先写BANK0,写满后再切换到BANK1,当接口模块写BANK1时,内部模块从BANK0读数据,然后进行交替,周而复始。缓冲区的读写控制管理由与缓冲区相连的外部模块控制,因此缓冲区各个功能的实现和外部模块的关联很紧密,而存在如下缺点:
1、缓冲区的管理复杂:对与缓冲区相连的外部模块来说,必须与缓冲区两个BANK关联,并提供相应的控制信号。BANK的切换由发起操作者控制完成,缓冲区自身对切换不提供任何保护机制。
2、逻辑资源浪费:缓冲区一般采用逻辑内部的内嵌存储块(ESB)实现,每个ESB大小固定,构造一个物理BANK至少需要一个ESB,即使没有使用全部ESB资源也要求一个BANK占用一个ESB,这样对ESB的实际利用率较低。
3、扩展性较差:如果希望扩展BANK数目,将极大增加管理复杂度:前面已经提到,这种缓冲区要求每个BANK对应一个物理的ESB实体,因此会有独立的控制总线、数据总线,这样每增加一个BANK就将多引入一组总线,会导致缓冲区管理更复杂,并会进一步带来逻辑资源的浪费。
发明内容
有鉴于此,本发明的主要目的在于提供一种动态自管理缓冲区,以简化外部模块对缓冲区的管理,对于外部接口来说,不必关心缓冲区内部BANK结构。
本发明提供的动态自管理缓冲区,包括:控制模块和缓存模块,缓存模块划分为多个BANK空间;控制模块用于接收外部的读写信号,控制数据写入/读出缓存模块的各个BANK中,以及用于对缓存模块内部BANK进行配置。
其中,所述控制模块包括:写接口模块、读接口模块、参数配置模块;写接口模块用于接收外部的写数据信号,控制数据写入缓存模块的BANK;读接口模块用于接收外部的读数据信号,控制数据读出缓存模块的BANK;参数配置模块用于将配置参数传递给缓存模块进行配置,以及将配置参数传递给读接口模块和写接口模块以配合读写。
其中,所述写接口模块包括:BANK状态控制模块、BANK切换控制模块、地址组合模块、相与模块;BANK状态控制模块用于根据当前BANK空满的状态,生成指示是否可写缓冲区的信号,以及生成写状态信号发送给BANK切换控制模块,还生成输出到外部的缓冲区空满指示信号;相与模块,用于接收外部的写使能信号和BANK状态控制模块生成的是否可写缓冲区的信号进行相与,生成指示对缓存模块的写使能信号;BANK切换控制模块,用于接收外部写数据状态指示信号,并根据接收的BANK状态控制模块的写状态信号,生成控制BANK切换的信号;地址组合模块,用于接收外部的写地址信号和BANK切换控制模块生成的控制BANK切换的信号组合成写缓存模块的地址指示信号。
其中,所述读接口模块包括:BANK状态控制模块、BANK切换控制模块、地址组合模块、相与模块;BANK状态控制模块用于根据当前BANK空满的状态,生成指示是否可读缓冲区的信号,以及生成读状态信号发送给BANK切换控制模块,还生成输出到外部的缓冲区空满指示信号;相与模块,用于接收外部的读使能信号和BANK状态控制模块生成的是否可读缓冲区的信号进行相与,生成指示对缓存模块的读使能信号;BANK切换控制模块,用于接收外部读数据状态指示信号,并根据接收的BANK状态控制模块的读状态信号,生成控制BANK切换的信号;地址组合模块,用于接收外部的读地址信号和BANK切换控制模块生成的控制BANK切换的信号组合成读缓存模块的地址指示信号。
其中,所述参数配置模块将配置参数传递给缓存模块的接口包括:缓存数BUFFER_NUM和缓存地址宽度BUFFER_ADDR_WIDTH接口,用于将对BANK数目的配置信息传输给缓存模块;总线宽度BUS_WIDTH接口,用于将对每个BANK的数据宽度的配置信息传输给缓存模块;地址宽度ADDR_WIDTH接口,用于将对每个BANK的数据深度的配置信息传输给缓存模块。
由上述方法可以看出,本发明提供了一种缓冲区模块,对外部模块提供统一接口,所有BANK切换由缓冲区自行管理,实现自管理特性,不需要相连的模块进行控制,因而操作者无须关心缓冲区内部BANK结构,简化了对缓冲区的管理,从而对简化逻辑设计带来便利。此外,还提供灵活的BANK写终止操作接口,可以实现及时丢弃无效数据,避免缓冲区空间浪费。
本发明提供的缓冲区模块具有动态自管理特性,可以根据需要灵活配置内部的BANK数量、大小,适应各种应用场合。由于BANK的大小、数据宽度及数目都可以通过参数设置进行动态调整,因此BANK的扩展非常便捷。
缓冲区采用一个物理实体,类型可为DPRAM。在内部进行缓冲区的参数化进行BANK划分,可以将多个BANK置于同一个ESB中,从而可以最大限度利用ESB所提供的资源,节省了逻辑内部资源,提高资源利用率。
附图说明
图1为缓冲区读写逻辑图。
图2为乒乓缓冲区实现框图
图3为本发明缓冲区结构图。
图4为本发明写接口模块结构图。
图5为本发明读接口模块结构图。
具体实施方式
本发明提供了一种新的缓冲区,缓冲区对外部模块提供统一接口,操作者无须关心缓冲区内部BANK结构,所有BANK切换由缓冲区自行管理。
如图3示出的本发明缓冲区结构图,包括控制模块(Control Module)和缓存模块(Buffer)。缓存模块内部划分为多个BANK;由控制模块控制对BANK的读、写,以及对缓存模块内部BANK的配置。控制模块进一步包括写接口模块、读接口模块、参数配置模块。所有缓冲区内部管理统一由该控制模块进行控制,包括实现BANK参数配置、BANK空满标志生成、BANK自动切换、BANK的读写等。下面进行详细说明。
如图3所示,参数配置模块向外提供了参数配置接口,以接收配置信息对缓存模块进行参数化配置。从而,本发明缓冲区应用到不同场合时,通过接收不同的配置信息初始化缓存模块,可实现对缓存模块内部BANK的不同配置,以保证外部数据和BANK大小的匹配。参数配置模块通过表1示出的接口(也可以说是参数)将配置参数传递给缓冲模块初始化成需要的结构,其中BUFFER_NUM(缓存数)和BUFFER_ADDR_WIDTH(缓存地址宽度)用于控制缓存模块对BANK数目的配置,BUS_WIDTH(总线宽度)及ADDR_WIDTH(地址宽度)分别用于控制缓存模块对每个BANK的数据宽度及深度的配置,BUFFER_CLK_TYPE(缓存时钟类型)用于指明读接口模块和写接口模块的时钟关系。
  接口(参数)   含义   范围(整数)
  BUFFER_NUM   内部缓冲区个数   >0
  BUFFER_ADDR_WIDTH   内部缓冲区个数对应地址   >0
  BUS_WIDTH   内部数据总线宽度   >0
  ADDR_WIDTH   单个缓冲区地址线   >0
  BUFFER_CLK_TYPE   双端口时钟类型   0~30、3:读写时钟相同1:写时钟频率高2:读时钟频率高
                       表1
参数配置模块还通过相应接口将配置的表1参数发送给写接口模块、读接口模块,写接口模块和读接口模块根据配置参数得知BANK的大小、数量、宽度、深度等,用于控制对BANK的写入和读取过程。
如图4所示,写接口模块由BANK切换控制模块、BANK状态控制模块、地址组合模块、相与模块组成。
BANK切换控制模块接收外部的Wr_end(写结束)、Wr_cancel(写取消)信号和BANK状态控制模块发送的Wr_stage(写状态)信号,来控制Bank_sel(选BANK)信号的变化。其中Wr_end是用来指示当前BANK写操作正常结束信号,通知BANK切换控制模块进行BANK切换。Wr_cancel是用来指示当前BANK写无效信号,用于回收当前BANK。Wr_stage用来表示当前是否处于对缓冲区的“写状态”。Bank_sel用来指示当前正在操作的BANK。
若BANK切换控制模块接收的Wr_stage为“写状态”(可以认为BANK切换控制模块在监控当前是否处于写状态),并接收到的Wr_end信号有效时,表示当前外部在写缓冲区并且写BANK正常结束,此时BANK切换控制模块递增Bank_sel指向下一个BANK,完成写过程中BANK的切换。若写过程中(即Wr_stage为“写状态”),接收的Wr_cancel信号有效(如该信号平时为低电平无效,跳变为高电平有效),表示终止当前BANK的写入操作,BANK切换控制模块保持Bank_sel为原值,不切换BANK。
地址组合模块接收Bank_sel和Wr_addr信号,组合后输出Buf_wr_addr信号,来指示向缓存模块的哪个实际物理地址写数据。对外部模块来说,Wr_addr索引范围是一个BANK的地址空间,需要通过处理转换成缓存模块实际的物理地址Buf_wr_addr来写入数据。本发明中Bank_sel是地址的高位,对应BANK的基址,Wr_addr对应BANK的偏移地址,由地址组合模块接收Bank_sel和Wr_addr信号进行基址和偏移地址的组合(类似于字符串相加的计算方法,例如Bank_sel和Wr_addr地址分别为AAAA、BBBB,则组合后地址为“AAAABBBB”),便可以确定出要写入的缓存模块的物理地址Buf_wr_addr了。
在实际应用中,初始化时Bank_sel指向第一个BANK。BANK的数量由参数配置模块提供给BANK切换模块,Bank_sel的递增变换由BANK切换模块控制,对外部模块来说,在确定Wr_addr后,具体BANK的写入由BANK切换模块控制,不需要外部接口去控制要写入哪个BANK,进而不需要外部模块考虑BANK的结构、BANK的切换问题了。
BANK状态控制模块接收BANK切换控制模块的Bank_sel,Flag_bank信号,生成Buf_free,用于指示缓冲区内部是否有空BANK,还提供接口接收外部Wr_en信号,以及将表示写BANK状态的Wr_stage发送给BANK切换控制模块,还生成Wr_enable,和接收的Wr_en通过相与模块生成Buffer_wr_en送给buffer,控制是否可写入BANK。Flag_bank是映射的BANK的空满指示信号,会在后面进行介绍。
下面对BANK切换控制模块、BANK状态控制模块的工作原理进行详细描述。
当接收的外部Wr_en信号有效开始写buffer的状态时,BANK状态控制模块将“写状态”信号通过Wr_stage接口(信号)通知BANK切换控制模块,当Wr_en信号无效,则将“空闲状态”通过Wr_stage通知BANK切换控制模块。这样BANK切换控制模块可以得知当前是否在写缓存状态,当在写状态时,根据Wr_end控制进行Bank_sel的递增实现Bank的切换(每接收一个Wr_end,则Bank_sel指向下一个),而非写数据时,则BANK不动作,避免误切换,也就是说,Wr_stage类似BANK切换控制的使能信号。
对于BANK状态控制模块,外部的写使能Wr_en与Wr_enable相与生成Buffer_wr_en,来指示当前是否可写入缓存buffer,其中Wr_enable与当前BANK状态关联,当前BANK为空闲时该信号有效,从而防止对缓冲模块当前BANK的误写入。
每个BANK对应一个空满指示信号Flag_bank,分别用0和1表示空满状态,在初始化时,全部为0。Buf_free是输出到外部表示整个缓冲模块状态信号,如果该信号为0表示内部BANK有空闲,可以写入数据。初始化时内部所有BANK均为空闲,将BANK0的状态Flag_bank0映射到Buf_free上,当外部模块向BANK0写入数据后,也就是传递过来的Bank_sel信号进行了递增,就将BANK1的状态Flag_bank1映射到Buf_free上,以此类推,当操作到最后一个BANK时,下一个循环回BANK0。可以说,Buf_free是下一个要写的BANK的状态的映射,用于通知外部模块是否还有空闲的BANK,并在写后修改所写入的BANK的Flag_bank状态值为有数据(为1表示满状态)。
这里需要说明的是,Flag_bank也同样映射到读接口模块上,读接口根据空满状态值确定缓存的BANK中是否有数据读取,读出数据后并修改对应BANK的Flag_bank状态值为空状态。
以上可以看出,控制模块对缓冲区内部每个BANK空满指示信号集中处理,生成对外统一输出的空满指示信号Buf_free,外部模块只需根据这个信号决定是否进行写操作,无须关注内部各个BANK的状态。
Wr_stage是当前写缓冲区的状态指示,当接收Wr_en信号时,表示外部在写缓存,则将Wr_stage信号表示为写状态发送给BANK切换装置,使能该BANK切换装置有效,BANK切换装置便可根据Wr_end控制进行切换。
参见图5示出的读接口模块,读接口与写接口模块的结构相同,读原理和写原理基本相同,故不再详述,仅简述不同之处:
a、对应的写操作变为读操作;
b、对一个BANK读数据时,所依据的Flag_bank是该BANK在写数据后更新后的Flag_bank,Flag_bank映射到Buf_full,当Buf_ful有效时(Flag_bank为满标志),表示要读取的下一个BANK有数据;并在读数据后,再次更新该BANK对应的FlagFlag_bankbank为空;
c、由于读操作不需要回收BANK,因此不提供Rd_cancel信号。
由上可以看出,本发明缓冲区由多个BANK组成,每个BANK大小、数据宽度以及BANK数目通过参数可以调整,以应用到不同的场合需求,该缓冲区可以使用DPRAM来实现。并且缓冲区内部多个BANK由控制模块完全自行管理,包括:控制BANK填充过程,通过写取消信号回退指针,无效当前已写入BANK中数据;BANK读写完成后自动切换;缓冲区对外部输出空、满指示信号,表明是否可以读写缓冲区,任何外部读、写操作在缓冲区内部被转换成针对相应BANK的操作。外部接口看不到BANK的划分,外部模块对缓冲区的操作就像只有一个BANK。
本发明缓冲区对外部模块提供统一接口,操作者无须关心缓冲区内部BANK结构,所有BANK切换由缓冲区自行管理,从而可以使与缓冲区相连的单元不用去对缓冲区进行控制,简化逻辑单元的设计。多BANK的缓冲区设计,也不会造成与外部逻辑单元连接的复杂性。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (6)

1、一种动态自管理缓冲区,其特征在于,包括:控制模块和缓存模块,缓存模块划分为多个BANK空间;
控制模块用于接收外部的读写信号,控制数据写入/读出缓存模块的各个BANK中,以及用于对缓存模块内部BANK进行配置。
2、根据权利要求1所述的装置,其特征在于,所述控制模块包括:写接口模块、读接口模块、参数配置模块;
写接口模块用于接收外部的写数据信号,控制数据写入缓存模块的BANK;
读接口模块用于接收外部的读数据信号,控制数据读出缓存模块的BANK;
参数配置模块用于将配置参数传递给缓存模块进行配置,以及将配置参数传递给读接口模块和写接口模块以配合读写。
3、根据权利要求2所述的装置,其特征在于,所述写接口模块包括:BANK状态控制模块、BANK切换控制模块、地址组合模块、相与模块;
BANK状态控制模块用于根据当前BANK空满的状态,生成指示是否可写缓冲区的信号,以及生成写状态信号发送给BANK切换控制模块,还生成输出到外部的缓冲区空满指示信号;
相与模块,用于接收外部的写使能信号和BANK状态控制模块生成的是否可写缓冲区的信号进行相与,生成指示对缓存模块的写使能信号;
BANK切换控制模块,用于接收外部写数据状态指示信号,并根据接收的BANK状态控制模块的写状态信号,生成控制BANK切换的信号;
地址组合模块,用于接收外部的写地址信号和BANK切换控制模块生成的控制BANK切换的信号组合成写缓存模块的地址指示信号。
4、根据权利要求2所述的装置,其特征在于,所述读接口模块包括:BANK状态控制模块、BANK切换控制模块、地址组合模块、相与模块;
BANK状态控制模块用于根据当前BANK空满的状态,生成指示是否可读缓冲区的信号,以及生成读状态信号发送给BANK切换控制模块,还生成输出到外部的缓冲区空满指示信号;
相与模块,用于接收外部的读使能信号和BANK状态控制模块生成的是否可读缓冲区的信号进行相与,生成指示对缓存模块的读使能信号;
BANK切换控制模块,用于接收外部读数据状态指示信号,并根据接收的BANK状态控制模块的读状态信号,生成控制BANK切换的信号;
地址组合模块,用于接收外部的读地址信号和BANK切换控制模块生成的控制BANK切换的信号组合成读缓存模块的地址指示信号。
5、根据权利要求2所述的装置,其特征在于,所述参数配置模块将配置参数传递给缓存模块的接口包括:
缓存数BUFFER_NUM和缓存地址宽度BUFFER_ADDR_WIDTH接口,用于将对BANK数目的配置信息传输给缓存模块;
总线宽度BUS_WIDTH接口,用于将对每个BANK的数据宽度的配置信息传输给缓存模块;
地址宽度ADDR_WIDTH接口,用于将对每个BANK的数据深度的配置信息传输给缓存模块。
6、根据权利要求1所述的装置,其特征在于,所述缓存模块为DPRAM实体。
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