CN111370316A - 一种六面包围嵌入式封装方法 - Google Patents

一种六面包围嵌入式封装方法 Download PDF

Info

Publication number
CN111370316A
CN111370316A CN202010128860.9A CN202010128860A CN111370316A CN 111370316 A CN111370316 A CN 111370316A CN 202010128860 A CN202010128860 A CN 202010128860A CN 111370316 A CN111370316 A CN 111370316A
Authority
CN
China
Prior art keywords
cavity
chip
copper
adapter plate
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010128860.9A
Other languages
English (en)
Inventor
郁发新
冯光建
王永河
马飞
程明芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Jimaike Microelectronics Co Ltd
Original Assignee
Zhejiang Jimaike Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Jimaike Microelectronics Co Ltd filed Critical Zhejiang Jimaike Microelectronics Co Ltd
Priority to CN202010128860.9A priority Critical patent/CN111370316A/zh
Publication of CN111370316A publication Critical patent/CN111370316A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明实施例公开了一种六面包围嵌入式封装方法，包括以下步骤：A，在嵌入转接板制作TSV铜柱，减薄转接板另一面，露出铜柱底端；B，在转接板表面刻蚀空腔，腐蚀空腔内铜柱；C，空腔内嵌入芯片，在芯片与空腔的缝隙中间填充胶体固化，在芯片表面做RDL和焊盘；D，制作具有互联结构的封盖，把封盖跟转接板键合在一起，得到六面包覆的嵌入式封装结构。

Description

一种六面包围嵌入式封装方法
技术领域
本发明属于半导体技术领域，具体涉及一种六面包围嵌入式封装方法。
背景技术
微波毫米波射频集成电路技术是现代国防武器装备和互联网产业的基础，随着智能通信、智能家居、智能物流、智能交通等“互联网+”经济的快速兴起，承担数据接入和传输功能的微波毫米波射频集成电路也存在巨大现实需求及潜在市场。
但是对于高频率的微系统，天线阵列的面积越来越小，且天线之间的距离要保持在某个特定范围，才能使整个模组具备优良的通信能力。但是对于射频芯片这种模拟器件芯片来讲，其面积不能像数字芯片一样成倍率的缩小，这样就会出现特高频率的射频微系统将没有足够的面积同时放置PA/LNA，此处PA为Power Amplifier(功率放大器)，LNA为LowNoise Amplifier(低噪声放大器)，需要把PA/LNA堆叠起来。
用于堆叠的模组一般先把PA/LNA嵌入到空腔中，然后在空腔的底部设置金属接地TSV，然后在芯片正面进行RDL(重布线层)布线把信号引出。但是对于表面有发射和接收功能的射频芯片来说，表面布线容易损伤芯片表面，且该表面裸露在外面不适合直接在终端做表面焊接工艺。
发明内容
本发明要解决的技术问题是提供一种六面包围嵌入式封装方法。
为解决上述技术问题，本发明采用如下的技术方案：
一种六面包围嵌入式封装方法，包括以下步骤：
A，在嵌入转接板制作TSV铜柱，减薄转接板另一面，露出铜柱底端；
B，在转接板表面刻蚀空腔，腐蚀空腔内铜柱；
C，空腔内嵌入芯片，在芯片与空腔的缝隙中间填充胶体固化，在芯片表面做RDL和焊盘；
D，制作具有互联结构的封盖，把封盖跟转接板键合在一起，得到六面包覆的嵌入式封装结构。
优选地，所述步骤A具体包括：
在硅片表面制作TSV孔，孔直径范围在1um到1000um，深度在10um到1000um；
在硅片上方沉积绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um；
电镀铜，使铜金属充满TSV，200到500度温度下密化使铜更致密；铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜；
减薄硅片另一面，直接减薄或者用临时键合的方式先保护TSV面再减薄；
通过干法刻蚀使背部铜柱露出，然后沉积氧化硅或者氮化硅钝化层，通过CMP的工艺使铜柱露出。
优选地，所述步骤B具体包括：
在减薄面进行干法刻蚀出空腔103，空腔深度范围在100nm到700um之间，形状包括方形，圆形，椭圆形或三角形，其侧壁是垂直的，或者是有斜坡的；
在空腔底部沉积钝化层，然后通过湿法腐蚀，去除空腔内金属铜柱，只留下底部露头。
优选地，所述步骤C具体包括：
用表面带有焊料的芯片嵌入到空腔内，加热使焊料跟金属柱互联；
通过底部填胶或者表面旋涂的工艺在芯片和空腔的缝隙填胶，固化后，通过干法刻蚀或者湿法腐蚀的工艺去除芯片表面残胶；通过光刻和电镀工艺，在芯片表面做RDL和焊盘；或者在焊盘表面制作BGA焊球。
采用本发明具有如下的有益效果：通过用硅片做Fan-out工艺的基板，芯片的正反用带有RDL布线的硅片做覆盖保护和互联，实现了对芯片的六面体保护，增加了芯片的防水防摔等功能，同时还把芯片的电信号引到底部的互联基板上。
附图说明
图1a为本发明实施例的六面包围嵌入式封装方法中在硅片表面制作TSV孔的结构示意图；
图1b为本发明实施例的六面包围嵌入式封装方法中减薄硅片另一面的结构示意图；
图1c为本发明实施例的六面包围嵌入式封装方法中在减薄面刻蚀出空腔的结构示意图；
图1d为本发明实施例的六面包围嵌入式封装方法中芯片嵌入到空腔内的结构示意图；
如图1e为本发明实施例的六面包围嵌入式封装方法中在芯片表面做RDL和焊盘的结构示意图；
图1f为本发明实施例的六面包围嵌入式封装方法中封盖跟转接板键合在一起的结构示意图；
图1g为本发明实施例的六面包围嵌入式封装方法中图1f步骤得到六面包覆的嵌入式封装结构；
图1h为本发明实施例的六面包围嵌入式封装方法中在焊盘表面制作BGA焊球的结构示意图；
图1i为本发明实施例的六面包围嵌入式封装方法中图1h步骤得到六面包覆的嵌入式封装结构。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
以下将结合附图所示的具体实施方式对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
此外，在不同的实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
本发明的各实施方式中提到的有关于步骤的标号，仅仅是为了描述的方便，而没有实质上先后顺序的联系。各具体实施方式中的不同步骤，可以进行不同先后顺序的组合，实现本发明的发明目的。
本发明实施例所提供的一种六面包围嵌入式封装方法，包括以下步骤：
A，在嵌入转接板制作TSV铜柱，减薄转接板另一面，露出铜柱底端；
如图1a所示，通过光刻，刻蚀工艺在硅片101表面制作TSV孔102，孔直径范围在1um到1000um，深度在10um到1000um；
在硅片上方沉积氧化硅或者氮化硅等绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um，其可以是一层也可以是多层，金属材质可以是钛、铜、铝、银、钯、金、铊、锡、镍等；
此步骤的硅片包括4，6，8，12寸晶圆或者SOI片，厚度范围为200um到2000um，也可以是其他材质，包括玻璃，石英，碳化硅，氧化铝等无机材料，也可以是环氧树脂，聚氨酯等有机材料，其主要功能是提供支撑作用。
电镀铜，使铜金属充满TSV，200到500度温度下密化使铜更致密；铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜；硅片表面绝缘层可以用干法刻蚀或者湿法腐蚀工艺去除；硅片表面绝缘层也可以保留；
如图1b所示，减薄硅片另一面，可以直接减薄或者用临时键合的方式先保护TSV面再减薄；
通过干法刻蚀使背部铜柱露出，然后沉积氧化硅或者氮化硅钝化层，通过CMP的工艺使铜柱露出；
B：在转接板表面刻蚀空腔，腐蚀空腔内铜柱；
如图1c所示，用光刻和干法刻蚀工艺在减薄面进行干法刻蚀出空腔103，此处对特殊形貌的空腔，还可以采用湿法腐蚀的方式；空腔深度范围在100nm到700um之间，形状可以是方形，圆形，椭圆形，三角形等，其侧壁可以是垂直的，也可以是有斜坡的；
在空腔底部沉积钝化层104，然后通过湿法腐蚀，去除空腔内金属铜柱，只留下底部露头；
C：空腔内嵌入芯片，在芯片与空腔的缝隙中间填充胶体固化，在芯片表面做RDL和焊盘；
如图1d所示，用表面带有焊料的芯片105嵌入到空腔内，加热使焊料跟金属柱互联；
如图1e所示，通过底部填胶或者表面旋涂的工艺在芯片和空腔的缝隙填胶，固化后，通过干法刻蚀或者湿法腐蚀的工艺去除芯片表面残胶；通过光刻和电镀工艺，在芯片表面做RDL和焊盘106；此处也可以如图1h所示，在焊盘表面制作BGA焊球；
D：制作具有互联结构的封盖，把封盖跟转接板键合在一起，得到六面包覆的嵌入式封装结构。
如图1f所示，制作具有互联结构的封盖107，封盖表面制作RDL和焊盘；把封盖107跟转接板键合在一起，得到六面包覆的嵌入式封装结构，如图1g所示。
此处如果在焊盘表面制作BGA焊球，则得到六面包覆的嵌入式封装结构如图1i所示。
对本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (4)

1.一种六面包围嵌入式封装方法，其特征在于，包括以下步骤：
A，在嵌入转接板制作TSV铜柱，减薄转接板另一面，露出铜柱底端；
B，在转接板表面刻蚀空腔，腐蚀空腔内铜柱；
C，空腔内嵌入芯片，在芯片与空腔的缝隙中间填充胶体固化，在芯片表面做RDL和焊盘；
D，制作具有互联结构的封盖，把封盖跟转接板键合在一起，得到六面包覆的嵌入式封装结构。
2.如权利要求1所述的六面包围嵌入式封装方法，其特征在于，所述步骤A具体包括：
在硅片表面制作TSV孔，孔直径范围在1um到1000um，深度在10um到1000um；
在硅片上方沉积绝缘层，或者直接热氧化，绝缘层厚度范围在10nm到100um之间；通过物理溅射，磁控溅射或者蒸镀工艺在绝缘层上方制作种子层，种子层厚度范围在1nm到100um；
电镀铜，使铜金属充满TSV，200到500度温度下密化使铜更致密；铜CMP工艺使硅片表面铜去除，使硅片表面只剩下填铜；
减薄硅片另一面，直接减薄或者用临时键合的方式先保护TSV面再减薄；
通过干法刻蚀使背部铜柱露出，然后沉积氧化硅或者氮化硅钝化层，通过CMP的工艺使铜柱露出。
3.如权利要求1所述的六面包围嵌入式封装方法，其特征在于，所述步骤B具体包括：
在减薄面进行干法刻蚀出空腔103，空腔深度范围在100nm到700um之间，形状包括方形，圆形，椭圆形或三角形，其侧壁是垂直的，或者是有斜坡的；
在空腔底部沉积钝化层，然后通过湿法腐蚀，去除空腔内金属铜柱，只留下底部露头。
4.如权利要求1所述的六面包围嵌入式封装方法，其特征在于，所述步骤C具体包括：
用表面带有焊料的芯片嵌入到空腔内，加热使焊料跟金属柱互联；
通过底部填胶或者表面旋涂的工艺在芯片和空腔的缝隙填胶，固化后，通过干法刻蚀或者湿法腐蚀的工艺去除芯片表面残胶；通过光刻和电镀工艺，在芯片表面做RDL和焊盘；或者在焊盘表面制作BGA焊球。
CN202010128860.9A 2020-02-28 2020-02-28 一种六面包围嵌入式封装方法 Pending CN111370316A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010128860.9A CN111370316A (zh) 2020-02-28 2020-02-28 一种六面包围嵌入式封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010128860.9A CN111370316A (zh) 2020-02-28 2020-02-28 一种六面包围嵌入式封装方法

Publications (1)

Publication Number Publication Date
CN111370316A true CN111370316A (zh) 2020-07-03

Family

ID=71210211

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010128860.9A Pending CN111370316A (zh) 2020-02-28 2020-02-28 一种六面包围嵌入式封装方法

Country Status (1)

Country Link
CN (1) CN111370316A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968942A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种转接板侧壁互联射频模组的互联工艺
CN111968961A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 侧壁互联板及其制作工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010546A (zh) * 2018-12-25 2019-07-12 杭州臻镭微波技术有限公司 一种竖立放置射频模块的相变散热结构的制作工艺
CN110010570A (zh) * 2018-12-25 2019-07-12 杭州臻镭微波技术有限公司 一种液体浸没散热的射频微系统组件制作工艺

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010546A (zh) * 2018-12-25 2019-07-12 杭州臻镭微波技术有限公司 一种竖立放置射频模块的相变散热结构的制作工艺
CN110010570A (zh) * 2018-12-25 2019-07-12 杭州臻镭微波技术有限公司 一种液体浸没散热的射频微系统组件制作工艺

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968942A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种转接板侧壁互联射频模组的互联工艺
CN111968961A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 侧壁互联板及其制作工艺
CN111968942B (zh) * 2020-08-24 2023-08-04 浙江集迈科微电子有限公司 一种转接板侧壁互联射频模组的互联工艺

Similar Documents

Publication Publication Date Title
CN110010546B (zh) 一种竖立放置射频模块的相变散热结构的制作工艺
CN110010570B (zh) 一种液体浸没散热的射频微系统组件制作工艺
CN111293078B (zh) 一种转接板正反两面空腔嵌入芯片的方法
CN101656244B (zh) 硅基埋置型微波多芯组件的多层互连封装结构及制作方法
CN110010548B (zh) 一种底部带焊盘的空腔结构制作方法
CN111952196B (zh) 凹槽芯片嵌入工艺
TW201839917A (zh) 半導體結構及其製造方法
CN111952243B (zh) 一种凹槽芯片嵌入工艺
CN110010491B (zh) 一种多层堆叠射频微系统立方体结构的制作工艺
CN110010547B (zh) 一种底部带tsv结构的硅空腔结构的制作方法
CN110010490B (zh) 一种纵向互联的射频立方体结构的制作工艺
CN111341665B (zh) 一种芯片嵌入转接板凹槽制作方法
CN111968943B (zh) 一种射频模组超薄堆叠方法
CN111370316A (zh) 一种六面包围嵌入式封装方法
CN111243970A (zh) 一种空腔中芯片嵌入工艺
CN110010502B (zh) 一种射频芯片的系统级封装工艺
CN112203398B (zh) 一种pcb板液冷散热工艺
CN110190376B (zh) 一种天线结合液冷散热结构的射频系统级封装模块及其制作方法
CN111341668A (zh) 一种射频芯片在硅空腔中的嵌入方法
CN110010480B (zh) 一种晶圆级的射频芯片电磁屏蔽封装工艺
CN111968941A (zh) 一种晶圆级贴片互联方式
CN110010504B (zh) 一种具有电磁屏蔽功能的射频模块制作工艺
CN110648962A (zh) 一种弯管互联金属填充方法
CN112992851B (zh) 转接板及其制备方法
CN209804636U (zh) 半导体封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination