CN111314019A - 一种提升并行总线波特率的方法 - Google Patents
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Abstract
本发明公开了一种提升并行总线波特率的方法，采用FC灰排线，在进行数据传输时采用错时发送的方法进行数据传输，片选信号下降沿与D0数据变化间隔T4时间，D0到CLK上身沿之间分别间隔T1时间，CLK高电平保持时间为T3，CLK下降沿与D0之间分别间隔T2时间，D0与片选上升沿之间间隔T4时间，总线空闲时间T5，接收端只在T3时刻，接收端将总线数据保存，此提升并行总线波特率的方法，极大降低了线间串扰，使得总线波特率可达1MBps，是传统通用总线传输速度的3.3倍，同时采用最廉价的FC灰排线，以有效控制线缆使用的成本，保证高效满足使用需求，且传输距离也超过7米，以保证有效传输使用。
Description
技术领域
本发明涉及数据传输的并行总线技术领域，具体为一种提升并行总线波特率的方法。
背景技术
并行总线，指采用并行传输方式来传输数据的总线标准，其特点是，数据并行传输，接收端不需要专用的通讯转换芯片，即可直接接收数据并使用。
但是由于并行信号线之间的串扰，导致并行总线的传输速率难以提升，以标准的IEEE1284并口为例，一般情况，最高速度为300KBps，在此速度下，传输距离一般不超过3米，并且对使用的线缆提出了很多特殊的要求：1、因为是并行数据，为避免传输时各BIT数据间的串扰，每条数据线都需要配合一条地线，形成双绞线结构；2、每对信号和返回地线间的不平衡特性阻抗为62欧±6欧(在频带4M-16MHz上)；3、线间串扰不超过10％；4、电缆有屏蔽层，并与接头的屏蔽壳连接，使用360度包裹。
这就使得现有技术的通用并行总线，其传输速率低下，传输距离短，并且使用的线缆昂贵，为此，我们提出一种提升并行总线波特率的方法。
发明内容
本发明的目的在于提供一种提升并行总线波特率的方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种提升并行总线波特率的方法，采用FC灰排线，在进行数据传输时采用错时发送的方法进行数据传输。
优选的，片选信号下降沿与D0数据变化间隔T4时间。
优选的，D0到CLK上身沿之间分别间隔T1时间。
优选的，CLK高电平保持时间为T3。
优选的，CLK下降沿与D0之间分别间隔T2时间。
优选的，D0与片选上升沿之间间隔T4时间。
优选的，总线空闲时间T5。
优选的，接收端只在T3时刻，接收端将总线数据保存。
与现有技术相比，本发明的有益效果是：
本发明，区别于现有技术，其并行总线通过采用错时发送的方法，极大的降低了线间串扰，总线波特率可达1MBps，是传统通用总线传输速度的3.3倍，即使采用最廉价的FC灰排线，传输距离也超过7米，高效满足了使用需求，同时有效的控制了线缆的使用成本。
附图说明
图1为本发明错时发送方法结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明提供一种技术方案：一种提升并行总线波特率的方法，其错时发送的片选信号下降沿与D0数据变化间隔T4时间，D0到CLK上身沿之间分别间隔T1时间，CLK高电平保持时间为T3，CLK下降沿与D0之间分别间隔T2时间，D0与片选上升沿之间间隔T4时间，总线空闲时间T5，接收端只在T3时刻，接收端将总线数据保存，从而避免了总线空闲时间T5，其中T1＝T2＝T3＝T4＝T5＝50ns，整个传输周期为T＝20*T1＝1000ns,即波特率为1MBps；
从而极大降低线间串扰，使得总线波特率可达1MBps，是传统通用总线传输速度的3.3倍，同时采用最廉价的FC灰排线，以有效控制线缆使用的成本，保证高效满足使用需求，且传输距离也超过7米，以保证有效传输使用。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (8)
1.一种提升并行总线波特率的方法，采用FC灰排线，在进行数据传输时采用错时发送的方法进行数据传输。
2.根据权利要求1所述的一种提升并行总线波特率的方法，其特征在于：片选信号下降沿与D0数据变化间隔T4时间。
3.根据权利要求2所述的一种提升并行总线波特率的方法，其特征在于：D0到CLK上身沿之间分别间隔T1时间。
4.根据权利要求3所述的一种提升并行总线波特率的方法，其特征在于：CLK高电平保持时间为T3。
5.根据权利要求4所述的一种提升并行总线波特率的方法，其特征在于：CLK下降沿与D0之间分别间隔T2时间。
6.根据权利要求5所述的一种提升并行总线波特率的方法，其特征在于：D0与片选上升沿之间间隔T4时间。
7.根据权利要求6所述的一种提升并行总线波特率的方法，其特征在于：总线空闲时间T5。
8.根据权利要求7所述的一种提升并行总线波特率的方法，其特征在于：接收端只在T3时刻，接收端将总线数据保存。
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Cited By (1)
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| CN112702145A (zh) * | 2020-12-22 | 2021-04-23 | 北京城建智控科技有限公司 | Can总线波特率自配置方法和系统 |
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