CN111308314A - Fpga/cpld可编程门阵列方案及测试套件 - Google Patents

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黄菊莲
张少波
韩碧涛
夏启飞
杨军
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    • G—PHYSICS
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Abstract

本发明涉及电子硬件技术领域，具体涉及一种FPGA/CPLD可编程门阵列方案及测试套件，其方案主要分为以下三阶段：方案确定及设计阶段；测试程序编写与测试向量生成阶段；测试程序加载调试与最终。本发明通过以上方案配合测试套件改善操作员的操作模式，使测试更加简单快捷，简化操作，减轻生产操作流程。对FPGA/CPLD进行多次配置，提高测试覆盖率。减少FPGA测试硬件配置PROM。

Description

FPGA/CPLD可编程门阵列方案及测试套件
技术领域
本发明涉及电子硬件技术领域，具体涉及一种FPGA/CPLD可编程门阵列方案及测试套件。
背景技术
现场可编程门阵列(FPGA/CPLD)可以重复编程使用，可已根据用户的需要进行电路系统的修改和写入，具有无需特别定制，适用范围广的特点。越来越多的企业和个人对FPGA/CPLD情有独钟，这使得FPGA/CPLD的发展速度非常迅猛。随着FPGA/CPLD的不断普及和制造工艺的不断更新，FPGA/CPLD芯片的安全性和可靠性方面也提出了新的要求。
目前，很多专家学者在不断地研究FPGA/CPLD的测试方法和技术，致力于改善操作员的操作模式，使测试更加简单快捷，简化操作，减轻生产操作流程，同时还要满足对FPGA/CPLD进行多次配置，提高测试覆盖率，以及减少FPGA 测试硬件配置PROM。
发明内容
本发明提供一种FPGA/CPLD可编程门阵列方案及测试套件，基于ATE的F PGA/CPLD测试技术不仅具有测试效率高、可移植性强、故障覆盖率高、通用性好的优点，还具有实际的应用意义，因此满足上述技术背景中的要求。
为了达到上述目的，本发明提供如下技术方案：一种FPGA/CPLD可编程门阵列测试方法，其主要包括如下步骤：
步骤一、针对测试目标制定测试方案；
步骤二、根据测试方案制作测试专用板；
步骤三、进行边界扫描测试，并生成ATE测试向量；
步骤四、结合测试专用板进行测试程序编写；
步骤五、加载ATE测试向量，进行ATE加载调试；
步骤六、调试完成，并进行程序评审。
优选的，所述步骤二中还包括：根据测试方案进行原理图制作、测试专用板设计及PCB制作。
优选的，步骤三中还包括：被测器件内部资源逻辑设计、编写测试代码、综合布局生成配置文件、解析配置文件、转换工具。
优选的，一种FPGA/CPLD可编程门阵列测试套件，主要包括：ATE测试机台；测试开发板，所述测试开发板通过硬件接口与所述ATE测试机台连接；DUT电路，所述DUT电路通过适配器与所述ATE测试机台连接；所述DUT电路通过适配器与所述测试开发板接触。
本发明的有益效果：改善操作员的操作模式，使测试更加简单快捷，简化操作，减轻生产操作流程。对FPGA/CPLD进行多次配置，提高测试覆盖率。减少FPGA测试硬件配置PROM。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中的方案流程图；
图2为状态迁移依据1149.1；
图3为本发明中的转换工具示意图；
图4为本发明中的硬件测试示意图。
具体实施方式
下面将结合本发明的附图，对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
根据图1所示，一种FPGA/CPLD可编程门阵列测试方法，其主要分以下步骤：
步骤一、针对测试目标制定测试方案；
步骤二、根据测试方案进行原理图制作、测试专用板设计及PCB制作。
步骤三、进行边界扫描测试，对被测器件内部资源逻辑进行设计、编写测试代码、综合布局生成配置文件、解析配置文件，通过转换工具生成ATE测试向量；
步骤四、结合测试专用板进行测试程序编写；
步骤五、加载ATE测试向量，进行ATE加载调试；
步骤六、调试完成，并进行程序评审。
通过上述步骤：系统流程图可归纳为三个阶段：
第一阶段：方案确定及设计阶段，包括方案确定、原理图设计、测试专用板设计、PCB设计。
第二阶段：测试程序编写与测试向量生成阶段。包括边界扫描测试、被测器件内部资源逻辑设计、编写测试代码(根据不同厂家FPGA/CPLD选择仿真软件Quartus II\ISE\Diamond)综合布局生成配置文件、解析配置文件、脚本转换工具、测试向量生成。虚线框图内在技术实现重点介绍。
第三阶段为测试程序加载调试与最终测试数据审核。其中，配置文件是转换成ATE测试机台可执行文件的关键文件，它的组成部分主要有：初始化寄存器，读器件ID,编程，校验，擦除，擦空。通过将这些配置文件用工具转化为测试设备识别的测试向量。那么测试设备将对被测FPGA/CPLD器件进行读器件ID, 编程，校验，功能测试、擦除，擦空操作。并且可以将不同设计输入所生成的配置文件转换成测试向量进行第二次编程，校验，功能测试、擦除，擦空操作。此操作为了多次配置设计输入提高被测FPGA/CPLD器件测试覆盖率。
下面将详细解析配置文件，其中，配置文件中各个状态与IEEE1149.1的对应关系见图2所示，配置文件的主要代码解析范例及说明如下：
初始化:
！Row_Width:1992
！Address_Length:770
HDR 0；
HIR 0；
TDR 0；
TIR 0；
ENDDR DRPAUSE；
ENDIR IRPAUSE；
FREQUENCY 1.00e+006HZ；
STATE IDLE；
上述代码段主要是初始化JTAG的各个寄存器以及确定JTAG口的操作频率。
检查器件ID：
SIR 8 TDI(E0)；
SDR 32 TDI(00000000)
TDO(012BD043)
MASK(FFFFFFFF)；
上述代码段是读器件的ID,器件的读指令是0xE0，数据寄存器的ID是0x012BD043,相对应的MASK位为1时TDO输出做判断，否则TDO状态视为无效状态。
擦除指令：
SIR 8 TDI(0E)；
SDR 8 TDI(0E)；
RUNTEST IDLE 2 TCK；
SIR 8 TDI(F0)；
LOOP 3000；
RUNTEST IDLE 2 TCK 1.00E-002SEC；
SDR 1 TDI(0)
TDO(0)；
ENDLOOP；
上述代码段是在编程器件的闪存存储空间前需要擦除里面的东西以确保器件是空状态，这个操作主要是给器件写入擦除指令然后等待确定的一段时间即可将器件的FLASH擦空，这和常规的存储器操作步骤相同。
配置文件编程代码：
SIR 8 TDI(46)；
SDR 8 TDI(04)；
RUNTEST IDLE 2TCK 1.00E-002SEC；
SIR 8 TDI(70)；
SDR 128 TDI(0AA000000040000000DCFFFFCDBDFFFF)；
RUNTEST IDLE 2 TCK；
SIR 8 TDI(F0)；
LOOP 10；
RUNTEST IDLE 1.00E-003 SEC；
SDR 1 TDI(0)
TDO(0)；
ENDLOOP；
上述代码段是根据在官方软件设计的逻辑相对应的对器件的逻辑进行编程。
校验操作：
SIR 8 TDI(3C)；
RUNTEST IDLE 2 TCK 1.00E-003SEC；
SDR 32 TDI(00000000)
TDO(00000000)
MASK(00003000)；
SIR 8 TDI(5E)；
RUNTEST IDLE 2TCK；
SIR 8 TDI(F0)；
LOOP 10；
RUNTEST IDLE 1.00E-003SEC；
SDR 1 TDI(0)
TDO(0)；
ENDLOOP；
SIR 8 TDI(FF)
TDO(04)
MASK(C4)；
上述代码段是对器件编程结束之后，需要读相对应的编程状态位以确保编程操作成功且编程操作完成，这个状态位的读取是非常重要的。
SIR 8 TDI(26)；
RUNTEST IDLE 2 TCK 1.00E+000SEC；
SIR 8 TDI(FF)；
RUNTEST IDLE 100 TCK 1.00E-001SEC；
这段代码是为了让整个器件退出编程模式，输入一个指令后需要等待一段时间即可退出编程模式。
另外，在转换工具的制作中，根据配置文件解析文件编写脚本，脚本实现将综合生成的配置文件转换成测试设备所能识别的测试向量，如图3中所示。
脚本主要分三个模块主要功能介绍如下：
接口模块：分解数据(TDI，TDO，MASK，SMASK)，即分解命令为状态的迁移；SCAN指令：当前状态→SHIFT→EXIT1→ENDIR/ENDDR；RUNTEST指令：当前状态→RUNTEST状态→结束状态；STATE指令：当前状态→STATE状态；根据状态的迁移产生TMS序列；对于各过程产生TDI/TDO序列；封装各管脚数据并返回。
解析模块：即分类处理命令SDR、SIR、RUNTEST、STATE；解析状态迁移过程，生成对应的TMS激励；生成相应的TDI输入激励及注释；生成相应的TDO 输出期望值。
输出模块，即获取解析产生的激励数据；生成向量，压缩重复行各管脚取一位数据生成向量；缓存向量；生成下一条向量；比较与缓存内容是否相同；生成输出文件根据测算机台需求转换为ATP文件和ASC文件。图4是脚本工具转换测试向量截图
实施例二：
如图4所示，一种FPGA/CPLD可编程门阵列测试套件，包括ATE测试机台1；测试开发板2，所述测试开发板2通过硬件接口4与所述ATE测试机台1连接； DUT电路3，所述DUT电路3通过适配器5与所述ATE测试机台1连接；所述DUT 电路3通过适配器5与所述测试开发板2接触。
上述设置中，自动化测试设备(ATE)即ATE测试机台1是控制的主体，全部的功能测试、参数的设置，数据的存储与显示与设备的通信都在ATE测试机台1上进行。FPGA/CPLD专用板即测试开发板2，通过硬件接口4的连接器与ATE 测试机台1的硬件资源接通。接收ATE测试机台1发来的控制信号，返回测试数据与测试参数。DUT电路3通过适配器5与测试开发板2接触。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (4)

1.一种FPGA/CPLD可编程门阵列方案，其特征在于，包括如下步骤：
步骤一、针对测试目标制定测试方案；
步骤二、根据测试方案制作测试专用板；
步骤三、进行边界扫描测试，并生成ATE测试向量；
步骤四、结合测试专用板进行测试程序编写；
步骤五、加载ATE测试向量，进行ATE加载调试；
步骤六、调试完成，并进行程序评审。
2.根据权利要求1所述的FPGA/CPLD可编程门阵列方案，其特征在于：所述步骤二中还包括：根据测试方案进行原理图制作、测试专用板设计及PCB制作。
3.根据权利要求2所述的FPGA/CPLD可编程门阵列方案，其特征在于，所述步骤三中还包括：被测器件内部资源逻辑设计、编写测试代码、综合布局生成配置文件、解析配置文件、转换工具。
4.一种FPGA/CPLD可编程门阵列测试套件，用于权利要求1至3中任意一项，其特征在于，包括：
ATE测试机台；
测试开发板，所述测试开发板通过硬件接口与所述ATE测试机台连接；
DUT电路，所述DUT电路通过适配器与所述ATE测试机台连接；
所述DUT电路通过适配器与所述测试开发板接触。
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