CN111294120A - 用于实现信道模拟器上下行链路一致的逻辑电路结构系统 - Google Patents

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Abstract

本发明涉及一种用于实现信道模拟器上下行链路一致的逻辑电路结构系统，包括多块基带板，每块基带板上有4片FPGA器件，所述的基带板内部的4片FPGA器件之间是两两互联的，机架卡槽上位置相邻的基带板其对应位置的FPGA器件实现互联，根据通道和径的需求不同，所述的系统可以使用单块基带板或多块基带板实现模拟器的上行链路结构和下行链路结构。采用了本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，本发明的逻辑电路结构简单，采用复用主体逻辑电路结构，将数据映射放到上位机。本发明使用了上行链路和下行链路同样的处理结构，只需要复用一套逻辑代码，就可以实现双向信道模拟器。用同一套信道模型系数，在上位机进行调整组合来产生上下行两路系数，然后映射到对应的上下行链路，完成逻辑电路结构一致的双向信道模拟。

Description

用于实现信道模拟器上下行链路一致的逻辑电路结构系统
技术领域
本发明涉及仪器仪表技术领域，尤其涉及信道模拟器开发领域，具体是指一种用于实现信道模拟器上下行链路一致的逻辑电路结构系统。
背景技术
由于现实场景中存在各种因素，让信号不论是在时域还是在空域都会产生随机性的改变，这些因素还会带来实际测量信号的困难，因而需要建立一些评估模型。实现评估模型，完成信号传输的预分析，来解决现实中的实际问题，这就是信道模拟器存在的意义。
信道模拟器由于评估模型不一样，使用的实现逻辑电路也会不同，使得实际测量信号带来诸多不便，为改善这一技术现状，从而需要上下行链路一样的逻辑电路结构，完成双向信号的信道模拟。
发明内容
本发明的目的是克服了上述现有技术的缺点，提供了一种满足准确性高、结构简单、适用范围较为广泛的用于实现信道模拟器上下行链路一致的逻辑电路结构系统。
为了实现上述目的，本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统如下：
该用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其主要特点是，所述的逻辑电路结构系统包括多块基带板，每块基带板上有4片FPGA器件，所述的基带板内部的4片FPGA器件之间是两两互联的，机架卡槽上位置相邻的基带板其对应位置的FPGA器件互联，根据信道模拟器的通道和径的需求不同，所述的系统使用单块基带板或多块基带板级联实现模拟器的上行链路结构和下行链路结构；
所述的上行链路结构接收UT数据，接收端为UT基带板，所述的下行链路结构接收BS数据，接收端为BS基带板，其中，BS基带板指用户终端，BS指基站。
较佳地，所述的上行链路结构通过所述的UT基带板接收数据，通过所述的BS带板输出数据。
较佳地，所述的下行链路结构，通过所述的BS接收数据，且通过所述的UT基带板输出数据；所述的上行链路结构通过所述的BS基带板输出信道模拟后的数据。
较佳地，所述的下行链路结构包括2个ADC接口，所述的BS基带板的每块FPGA器件的输入端均与2个ADC接口相连接，所述的每个ADC接口包含8个子信道。
较佳地，所述的上行链路结构包括2个ADC接口，用于接收输入数据并分发至BS基带板的4块FPGA器件上，所述的UT基带板的4块FPGA器件接收的数据相同；
所述的上行链路结构还包括2个DAC接口，所述的每个DAC接口均用于输出数据。
较佳地，所述的每块FPGA器件与同个基带板中的其余3块FPGA器件进行数据合并，形成8×8的信道模拟，且所述的上行链路基带板和下行链路基带板之间进行数据合并，形成16×8的信道模拟。
较佳地，所述的逻辑电路结构系统通过扩展基带板个数，还实现(N×8)×8的信道模拟，其中N为基带板的个数。
采用了本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，本发明的逻辑电路结构简单，采用复用主体逻辑电路结构，将数据映射放到上位机。本发明使用了上行链路和下行链路同样的处理结构，只需要复用一套逻辑代码，就可以实现双向信道模拟器。用同一套信道模型系数，在上位机进行调整组合来产生上下行两路系数，然后映射到对应的上下行链路，完成逻辑电路结构一致的双向信道模拟。
附图说明
图1为本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统的双向链路逻辑电路结构示意图。
图2为本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统的基带板上FPGA器件的互联框图。
图3为本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统的基带板间FPGA器件的互联框图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
本发明涉及一种用于实现信道模拟器上下行链路一致的逻辑电路结构系统，所述的逻辑电路结构系统包括多块基带板，每块基带板上有4片FPGA器件，所述的基带板内部的4片FPGA器件之间是两两互联的，机架卡槽上位置相邻的基带板其对应位置的FPGA器件实现互联，根据通道和径的需求不同，所述的系统可以使用单块基带板或多块基带板实现模拟器的上行链路结构和下行链路结构。
所述的上行链路结构接收UT数据，接收端为UT基带板，所述的下行链路结构接收BS数据，接收端为BS基带板，其中，BS基带板指用户终端，BS指基站。用户终端(UT)数据输入到上行链路，把接收UT数据的基带板称为UT基带板，基站(BS)数据输入到下行链路，把接收BS数据的基带板称为BS基带板，UT和BS基带板是根据接入数据而定义的。
作为本发明的优选实施方式，所述的上行链路结构通过所述的UT基带板接收数据，通过所述的BS基带板输出数据。
作为本发明的优选实施方式，所述的下行链路结构，通过所述的BS基带板接收数据，通过所述的UT基带板输出数据。
作为本发明的优选实施方式，所述的下行链路结构包括2个ADC接口，所述的BS基带板的每块FPGA器件的输入端均与2个ADC接口相连接，所述的每个ADC接口包含8个子信道。
作为本发明的优选实施方式，所述的上行链路结构包括2个ADC接口，用于接收输入数据并分发至BS基带板的4块FPGA器件上，所述的BS基带板的4块FPGA器件接收的数据相同；
所述的上行链路结构还包括2个DAC接口，所述的每个DAC接口均用于输出数据。
作为本发明的优选实施方式，所述的每块FPGA器件与同个基带板中的其余3块FPGA器件进行数据合并，形成8×8的信道模拟，且所述的上行链路基带板和下行链路基带板之间进行数据合并，形成16×8的信道模拟。通过扩展基带板个数，还可以实现(N×8)×8的信道模拟，其中N为基带板的个数。
本发明的具体实施方式中，本发明使用了上行链路和下行链路同样的处理结构，只要复用一套逻辑代码就可以实现双向信道模拟器。在系数的配置上，下行链路和上行链路不一样，因为每个FPGA种映射方式不同，但模拟效果是一样的。对于下行为2×8的，即两个数据通道映射为8条子信道，对于上行的2×8，可以从8个子信道反观，每个子信道其实是2×1，然后再合并来自其他三个FPGA的2×1子信道，就达到了8×1的反向路径，由于本地有两路2×1，从而单块FPGA中也就能实现8×2的映射。
下行链路FPGA的逻辑实现。一块FPGA上挂载2个ADC输入路径，每个ADC路径都可以做1×8的信道模拟，其中1表示1个ADC输入，8表示由1个ADC输入产生的8个子信道。然后合并两个ADC路径产生的对应子信道，这样就得到了2×8信道模拟。
由于FPGA的互联方式是基带板内是两两互联，不同基带板间是对应位置互联，所以单块FPGA可以合并来自同基带FPGA的数据和跨基带FPGA的数据，经过两次数据的交换，实现了16×8的信道模拟。第一次数据交换，是本地FPGA的2×8的数据与其他三块FPGA的2×8的数据合并，形成了8×8的数据模拟；第二次数据是跨板间交换，两路8×8数据合并，形成16×8的信道模拟。使用这种互联的好处是，减少了FPGA引脚的占用，同时又便于多级基带板卡拓展，而且能够实现数据通路的全覆盖。
在上述的板件连接上并不是一种环状结构，因而在合并处理中，要注意第一级和最后一级。第一级数据没有来自下一级的，此时就要把下一级的数据设置为全零。最后一级是输出层，在此层只做输出，不做合并和传输到另一块板。每块基带板还有一个特点是，上行链路的输入层，输出下行链路数据，同理，下行链路的输入层，输出上行链路数据，在结构上也是双向对称的。
上行链路FPGA逻辑的实现。上行链路主体逻辑是复用的下行链路的，只是处理思路不同，从而能够达到逻辑的结构对称。在DAC输出的基带板上，就会有对应个数的ADC输入接口没有被使用，因而数据从这些ADC接口输入，在本层基带板不做任何处理，然后直接的分发到下面每一层基带板对应的FPGA上，因而每块基带板接收的数据都是相同的。具体的说每个基带板上对应位置的FPGA中接收的数据是相同的，而且都是两路ADC数据。这样就可以做2×8的信道模拟，因整个基带板收到了8路数据，最终都映射到每个FPGA的两路DAC上，从而实现了8×2的信道模拟，整体来看就是8×M，其中M是输出口个数。此时的系数不能按照下行链路组合直接发送，而需要调整系数的组合方式，实现双向路径的对应映射，完成逻辑电路结构一致的双向信道模拟。
采用了本发明的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，本发明的逻辑电路结构简单，采用复用主体逻辑电路结构，将数据映射放到上位机。本发明使用了上行链路和下行链路同样的处理结构，只需要复用一套逻辑代码，就可以实现双向信道模拟器。用同一套信道模型系数，在上位机进行调整组合来产生上下行两路系数，然后映射到对应的上下行链路，完成逻辑电路结构一致的双向信道模拟。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (7)

1.一种用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的逻辑电路结构系统包括多块基带板，每块基带板上有4片FPGA器件，所述的基带板内部的4片FPGA器件之间是两两互联的，机架卡槽上位置相邻的基带板其对应位置的FPGA器件互联；根据信道模拟器的通道和径的需求不同，所述的系统使用单块基带板或多块基带板级联实现模拟器的上行链路结构和下行链路结构；
所述的上行链路结构接收UT数据，接收端为UT基带板，所述的下行链路结构接收BS数据，接收端为BS基带板，其中，BS基带板指用户终端，BS指基站。
2.根据权利要求1所述的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的上行链路结构通过所述的卡槽中任意一块UT基带板接收用户终端数据，通过所述的卡槽中任意一块BS基带板输出模拟后的数据，UT基带板输出下行链路信道模拟后的数据。
3.根据权利要求1所述的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的下行链路结构通过所述的BS带板接收数据，且通过所述的UT基带板输出数据；所述的上行链路结构通过所述的BS基带板输出信道模拟后的数据。
4.根据权利要求1所述的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的下行链路结构包括2个ADC接口，所述的基带板的每块FPGA器件的输入端均与2个ADC接口相连接，所述的每个ADC接口包含8个子信道。
5.根据权利要求1所述的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的上行链路结构包括2个ADC接口，用于接收输入数据并分发至其它基带板的4块FPGA器件上，所述的其它基带板的4块FPGA器件接收的数据相同；所述的上行链路结构还包括2个DAC接口，所述的每个DAC接口均用于输出数据。
6.根据权利要求1所述的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的每块FPGA器件与同个基带板中的其余3块FPGA器件进行数据合并，形成8×8的信道模拟，且所述的上行链路基带板和下行链路基带板之间进行数据合并，形成16×8的信道模拟。
7.据权利要求1所述的用于实现信道模拟器上下行链路一致的逻辑电路结构系统，其特征在于，所述的逻辑电路结构系统通过扩展基带板个数实现(N×8)×8的信道模拟，其中N为基带板的个数。
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