CN111257729A - 基于fpga的多路间歇断开故障并行测试系统 - Google Patents

Abstract

本申请公开了基于FPGA的多路间歇断开故障并行测试系统，适用于对电子设备中的多个连接环节的间歇断开故障检测与诊断，该系统包括：电压耦合模块设置于系统的检测端，电压耦合模块包括多个耦合子模块，任一个耦合子模块包括并联的第一电阻和第二电阻，第一电阻的一端与第二电阻并联后连接于检测端，第一电阻的另一端连接于系统的低电平端，第二电阻的另一端连接于耦合子模块的输出端，耦合子模块用于将第二电阻的电压信号传输至信号处理模块；信号处理模块用于当判定电压信号小于故障电压阈值时，判定连接环节发生间歇断开故障。通过本申请中的技术方案，实现了多路连接环节间歇故障并行检测，有助于改善间歇故障测试困难、测试覆盖不全的问题。

Description

基于FPGA的多路间歇断开故障并行测试系统

技术领域

本申请涉及故障检测的技术领域，具体而言，涉及基于FPGA的多路间歇断开故障并行测试系统。

背景技术

间歇断开故障是装备经长期振动、温度等环境应力和载荷应力等长期作用，达到一定退化状态、服役中受到实时的强烈振动、热辐射等高应力产生突变效应，随机出现的时有时无、持续时间极短的连接型故障。其本质是多应力长期作用下，连接环节损伤状态与实时应力耦合的效应。

在电子设备中，连接环节通常作为重要的信号传输通道，其间歇断开故障的原因如下：

(1)振动应力引起PCB板翘曲，从而导致间歇开路；

(2)环境应力造成的焊点破裂导致间歇开路；

(3)振动和空气对流造成晶须移动，形成间歇短路；

(4)电连接器和其他接触不可靠时，导致间歇断开故障。

因此，从电子设备整体来看，造成间歇断开故障的原因主要包括不良的接触或不期望的连接、不良的接触如裂开的焊点、腐蚀的触点、松弛的插孔等等，其中，不期望的连接包括锡晶须、安装不当造成的连接容限。从外部环境来看，主要是由振动与冲击引起的电连接器连接不良、虚焊或焊接不良。

当电子设备处于振动环境时，所有谐振频率在整个振动时间内同时受到激励，容易引发间歇故障，主要有：

1)高加速度高频振动导致的间歇故障。许多带有一定机械结构的元件，诸如电连接器继电器，焊点接触部位等，外部激励频率达到其内部谐振频率时，易导致其结构破坏丧失正常功能。

2)大位移振幅导致的间歇断开故障。该类型间歇断开故障一般由于电连接环节在设计过程中未留下足够的空间余量，导致连接器内部插针、插孔之间发生碰撞、摩擦造成连接器发生间歇故障。振动时，加速度、速度和相对位移都较大，产品中各元器件、部件之间的相对关系容易发生改变，使产品结合部的相对位置发生变化，而使产品发生间歇断开故障。

间歇断开故障通常出现时间较短，出现时刻随机，为避免漏检，进行电子设备中间歇断开故障诊断时，需要同时监控多个(200个以上)连接环节，同时能够检测到较短(100ns)的断开故障，因此，需要多路具有瞬态信号捕捉能力的测试并行进行。

而现有技术中，多集中于电路故障检测过程中信号的处理，争取以最少的测点，检测尽可能多的故障。现有的多种故障优化检测算法(如贪婪算法和智能优化算法)都是建立在故障字典技术的基础上的，需要进行大量的测前仿真，以得到足够多的故障参数。

而间歇故障本身具有一定的随机性，不同位置处间歇断开故障之间的参数定量关系也很难通过仿真模拟获得，因此，难以适用于多路间歇断开故障的并行测试，容易造成间歇故障漏检，效率低。

发明内容

本申请的目的在于：针对复杂电子装备中多路间歇断开故障检测手段缺乏、测试漏检率高、效率低的问题，提供一种新的基于FPGA的多路间歇断开故障并行测试系统，使得以较小的间歇故障测试模块通路覆盖电子设备中众多连接环节的间歇故障，实现多路间歇断开故障同步并行测试，同时避免漏检。本发明能够应用于装备连接环节间歇故障的离线测试过程当中，适用于电子装备维修时的间歇断开故障检测与诊断。

本申请的技术方案是：提供了基于FPGA的多路间歇断开故障并行测试系统，该系统适用于电子设备维修时，对电子设备中的多个连接环节的间歇断开故障检测与诊断，该系统包括：电压耦合模块和信号处理模块；电压耦合模块设置于系统的检测端，电压耦合模块包括多个耦合子模块，任一个耦合子模块包括并联的第一电阻和第二电阻，第一电阻的一端与第二电阻并联后连接于检测端，第一电阻的另一端连接于系统的低电平端，第二电阻的另一端连接于耦合子模块的输出端，耦合子模块用于将第二电阻的电压信号传输至信号处理模块，其中，检测端连接于连接环节；信号处理模块用于将电压信号与故障电压阈值比较，当判定电压信号小于故障电压阈值时，判定连接环节发生间歇断开故障。

上述任一项技术方案中，进一步地，系统还包括：直流信号激励源和选通模块；选通模块的第一选通端连接于直流信号激励源和连接环节，第二选通端连接于连接环节和检测端，选通模块用于根据选通信号对多个连接环节进行选通分组，将任一组中的连接环节依次串联至直流信号激励源和耦合子模块之间；直流信号激励源用于向连接环节提供直流激励。

上述任一项技术方案中，进一步地，耦合子模块的数量为m，多个连接环节被分为至少两组，当判定电压信号小于故障电压阈值时，将电压信号记作故障信号，信号处理模块还包括：计时器和矩阵模块；计时器用于对任一组中连接环节的间歇断开故障进行计时，记作故障持续时长；矩阵模块用于按照选通分组顺序，根据当前组中耦合子模块在故障检测周期内产生的故障信号，生成状态矩阵和计数矩阵，状态矩阵用于判定当前组中第i个耦合子模块产生故障信号时，将第i个元素由0置位为1，计数矩阵中的元素用于记录故障检测周期内状态矩阵中对应元素被置位为1的次数，矩阵模块还用于当判定当前组中连接环节的数量x小于耦合子模块的数量m时，将状态矩阵和计数矩阵中第x+1至m个元素置为零。

上述任一项技术方案中，进一步地，系统还包括：数据转发和配置模块以及显示模块；数据转发和配置模块设置于矩阵模块与显示模块之间，数据转发和配置模块用于分组依次记录计数矩阵中元素的数值，记作检测信号，并将检测信号转换为十六进制数据发送至显示模块；显示模块用于采用柱状列阵，显示连接环节对应的检测信号和故障持续时长。

上述任一项技术方案中，进一步地，信号处理模块还包括：分组选通模块；分组选通模块用于根据耦合子模块的数量m和连接环节的数量n，采用向上取整的方式，确定连接环节的组数K，根据耦合子模块的数量m将前m*(K-1)个连接环节依次分为K-1组，将其余连接环节记作第K组，并根据连接环节的分组，生成选通信号。

上述任一项技术方案中，进一步地，分组选通模块还用于：向连接环节发送拓扑检测信号，并根据拓扑检测信号的路径反馈信号，确定连接环节之间的电路拓扑结构，并判断电路拓扑结构中最长的串联支路中所包含的连接环节的串联数量，并判断串联数量是否小于或等于预设阈值，若是，将预设阈值记作耦合子模块的数量m，若否，将串联数量记作耦合子模块的数量m，其中，路径反馈信号用于记录拓扑检测信号依次经过的连接环节的编号。

本申请的有益效果是：

本申请中的技术方案，技术方案是先搭建由电压耦合模块、信号处理模块、数据转发与配置模块组成的多路间歇断开故障并行检测系统，电压耦合模块由m个子耦合模块组成，信号处理模块由一个高速FPGA集成芯片组成；多路间歇断开故障并行测试系统最多可并行检测m个连接环节。子耦合模块捕获连接环节间歇故障的电压信号，信号处理模块将间歇故障电压信号进行处理，得到间歇故障每次发生时长和次数，并将间歇断开故障定位到具体的连接环节。

综合考虑了电子设备中连接环节众多以及连接关系的特点，通过利用FPGA引脚多、高速运算能力，对多路间歇故障信号同时进行捕获，得到发生间歇故障的具体连接环节和对应的次数，可以精确、高速地实现多路连接环节间歇故障并行检测，有助于改善目前工程实践中间歇故障测试困难、测试覆盖不全的问题。

本申请中的测试系统，具有如下显著特点：

1、本发明基于FPGA高速处理性能，可以检测到持续时间较短(100ns以下)的间歇故障，并统计得到一段时间内间歇故障发生的次数。

2、本发明利用FPGA引脚众多的优势，实现了多路(200路以上)间歇故障并行检测功能，避免间歇故障漏检，节省大量的测试资源。

3、本发明利用多路间歇故障并行检测系统对连接环节进行检测，统计得到一段时间内m条连接环节间歇故障发生的次数，以便于对连接环节故障严重程度的评估提供坚实的数据支持。

附图说明

本申请的上述和/或附加方面的优点在结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本申请的一个实施例的基于FPGA的多路间歇断开故障并行测试系统的示意框图；

图2是根据本申请的一个实施例的任一组连接环节与耦合子模块连接的示意框图；

图3是根据本申请的一个实施例的多个连接环节的间歇断开故障检测与诊断的示意流程图。

具体实施方式

为了能够更清楚地理解本申请的上述目的、特征和优点，下面结合附图和具体实施方式对本申请进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互结合。

在下面的描述中，阐述了很多具体细节以便于充分理解本申请，但是，本申请还可以采用其他不同于在此描述的其他方式来实施，因此，本申请的保护范围并不受下面公开的具体实施例的限制。

如图1所示，本实施例提供了基于FPGA的多路间歇断开故障并行测试系统，该系统适用于电子设备维修时，对电子设备中的多个连接环节的间歇断开故障检测与诊断，该系统包括：电压耦合模块和信号处理模块；电压耦合模块设置于系统的检测端，电压耦合模块包括多个耦合子模块，任一个耦合子模块包括并联的第一电阻和第二电阻，第一电阻的一端与第二电阻并联后连接于检测端，第一电阻的另一端连接于系统的低电平端，第二电阻的另一端连接于耦合子模块的输出端，耦合子模块用于将第二电阻的电压信号传输至信号处理模块，其中，检测端连接于连接环节；

具体的，需要进行间歇故障检测的连接环节包括线缆、电连接器、继电器、焊点等连接点，设定本实施例中，连接环节的数量为500个。利用FPGA搭建故障并行测试系统，利用FPGA芯片引脚众多和高速运算能力，对多路间歇故障信号同时进行捕获。系统中的电压耦合模块由多个耦合子模块构成，设定本实施例中耦合子模块的数量为m，任一个耦合子模块a_i(1≤i≤m)由两个并联电阻组成，分别记作电阻R_i1(第一电阻)和R_i2(第二电阻)。通过电阻R_i1的主要作用是方便耦合间歇断开故障电压，通过电阻R_i1接地，使得发生间歇断开故障时，进入FPGA的电压信号会发生突变。电阻R_i2是分压电阻，起到保护和分压的作用。电阻R_i1的取值为1kΩ，使得间歇断开故障发生时，电压的变化范围较大，方便后端电路进行捕获。

电阻R_i1一端接地(系统的低电平端)，另一端接连接环节的一端。电阻R_i2的取值为4.7kΩ，与R_i1和后端的信号处理模块进行分压，使得变化电压信号能够进入到信号处理模块，又起到保护的作用。R_i2一端接连接环节的一端，另一端到FPGA的信号处理模块。

信号处理模块用于将电压信号与故障电压阈值UU比较，当判定电压信号小于故障电压阈值UU时，判定连接环节发生间歇断开故障。

具体的，信号处理模块是一个FPGA集成芯片，从耦合子模块a_i捕获电阻R_i2的电压信号，当与耦合子模块a_i连接的连接环节发生间歇断开故障时，电阻R_i2的电压信号将会发生变化，此时，该电压信号小于故障电压阈值UU。因此，可以设定根据需求设定故障检测周期T，一般取值小于30分钟，通过信号处理模块可以统计故障检测周期T内，每一个连接环节发生间歇断开故障的次数，完成间歇断开故障检测。

进一步的，系统还包括：直流信号激励源和选通模块；选通模块的第一选通端连接于直流信号激励源和连接环节，第二选通端连接于连接环节和检测端，选通模块用于根据选通信号对多个连接环节进行选通分组，将任一组中的连接环节依次串联至直流信号激励源和耦合子模块之间；直流信号激励源用于向连接环节提供直流激励，其中，直流信号激励源为恒压源，输出激励为16V电压。

具体的，由于本实施例中连接环节的数量为500，数量较多，因此，可以采用分组的方式，依次对每一组中的连接环节进行并行检测。通过设置选通模块，当选通模块的第一选通端导通时，将直流信号激励源施加在当前组内的每一个连接环节上，并将对应的第二选通端导通，以形成直流信号激励源、连接环节(当前组)、耦合子模块、信号处理模块的回路的连通回路，使得信号处理模块可以采集到当前组内第i个连接环节对应的第二电阻R_i2的电压信号，进而判断故障检测周期T内，当前组内第i个连接环节是否发生间歇断开故障。

进一步的，信号处理模块还包括：分组选通模块；分组选通模块用于根据耦合子模块的数量m和连接环节的数量n，采用向上取整的方式，确定连接环节的组数K，根据耦合子模块的数量m将前m*(K-1)个连接环节依次分为K-1组，将其余连接环节记作第K组，并根据连接环节的分组，生成选通信号。

具体的，如图2所示，在对n个连接环节进行分组时，首先采用利用向上取整的方式，计算分组组数K，因此，第1至第K-1组中，均包含m个连接环节，而第K组中，则包含第m*(K-1)+1至第n个连接环节，即m％n的余数。所以，根据连接环节的分组情况，生成选通信号，按照分组顺序，依次将直流信号激励源、连接环节(当前组)、耦合子模块导通，完成间歇断开故障检测。

更进一步的，分组选通模块还用于：向连接环节发送拓扑检测信号，并根据拓扑检测信号的路径反馈信号，确定连接环节之间的电路拓扑结构，并判断电路拓扑结构中最长的串联支路中所包含的连接环节的串联数量，并判断串联数量是否小于或等于预设阈值，若是，将预设阈值记作耦合子模块的数量m，若否，将串联数量记作耦合子模块的数量m，其中，路径反馈信号用于记录拓扑检测信号依次经过的连接环节的编号。

具体的，考虑到多个连接环节之间可能存在串联、并联的连接关系，特别是对于串联关系而言，设定连接环节α与连接环节β串联，若连接环节α发生间歇断开故障，即其对应的电压信号小于故障电压阈值UU，为0，则连接环节β对应的电压信号同样小于故障电压阈值UU，但是，连接环节β可能并未发生间歇断开故障，因此，在进行间歇断开故障检测时，需要针对连接环节的拓扑结构进行分组，将存在串联关系的连接环节分为一组，以便于提高间歇断开故障检测的准确性。

因此，在进行间歇断开故障检测之前，由信号处理模块中的分组选通模块，向连接环节发送拓扑检测信号，记录该拓扑检测信号所经过的连通环节的编号，以形成对应的路径反馈信号，以确定连通环节之间的连接关系。

之后，选取最大串联支路对应的连接环节的串联数量，与预设阈值进行比较，确定耦合子模块的数量m，并根据各个串联支路中所包含的连接环节，将同一串联支路中的连通环节划分在同一组中，提高间歇断开故障检测的准确性。

进一步的，耦合子模块的数量为m，多个连接环节被分为至少两组，当判定电压信号小于故障电压阈值UU时，将电压信号记作故障信号，信号处理模块还包括：计时器和矩阵模块；计时器用于对任一组中连接环节的间歇断开故障进行计时，记作故障持续时长；矩阵模块用于按照选通分组顺序，根据当前组中耦合子模块在故障检测周期内产生的故障信号，生成状态矩阵和计数矩阵，状态矩阵用于判定当前组中第i个耦合子模块产生故障信号时，将第i个元素由0置位为1，计数矩阵中的元素用于记录故障检测周期内状态矩阵中对应元素被置位为1的次数，矩阵模块还用于当判定当前组中连接环节的数量x小于耦合子模块的数量m时，将状态矩阵和计数矩阵中第x+1至m个元素置为零。

具体的，设定当前组为第k(1≤k≤K)组，第k组中连接环节的数量x为m或者余数m％n，当连接环节的数量x＝m时，依次将m个连接环节与m个耦合子模块相连；当连接环节的数量x＝m％n时，将余数m％n个连接环节与耦合子模块相连，剩余的耦合子模块悬空，不获取电压信号。与耦合子模块相连的连接环节，同时与直流信号激励源相连。

在信号处理模块中设定矩阵模块，矩阵模块中包括状态矩阵和计数矩阵，状态矩阵和计数矩阵中分别包含m个元素，对于前K-1组连接环节而言，每一个元素对应于一个连接环节，对于第K组连接环节而言，悬空的耦合子模块对应的元素则被置为零。需要说明的是，每一组连接环节的电压信号转换为状态矩阵和计数矩阵的原理相同。

设定状态矩阵D_k＝[d₁,d₂,…,d_i,…,d_m]中各元素的初始值为0，当元素d_i＝0时，表明对应的当前组中第i个连接环节正常，而当元素d_i＝0时，表明对应的当前组中第i个连接环节发生间歇断开故障，即此时对应的电压信号小于故障电压阈值UU。

同时，设定计数矩阵E_k＝[e₁,e₂,…,e_i,…,e_m]，统计故障检测周期T内，当前组中各个连接环节发生间歇断开故障的次数，同样的设定各元素的初始值为0，当状态矩阵D_k中的元素d_i由0变为1时，计数矩阵E_k中的元素e_i作加一运算。

进一步的，系统还包括：数据转发和配置模块以及显示模块；数据转发和配置模块设置于矩阵模块与显示模块之间，数据转发和配置模块用于分组依次记录计数矩阵中元素的数值，记作检测信号，并将检测信号转换为十六进制数据发送至显示模块；显示模块用于采用柱状列阵，显示连接环节对应的检测信号和故障持续时长。

具体的，系统依次对划分好的K组连接环节进行检测，得到每一组对应的计数矩阵，按照顺序对数据进行拼接，即可得出故障检测周期T内n个连接环节发生间歇断开故障的次数，之后将间歇断开故障的次数进行进制转换，转换为十六进制数据，发送至显示模块。

本实施例中，将显示模块对应的显示界面设置为一个n路的柱状列阵，每一个连接环节对应一个柱状列阵，柱状列阵的显示数值(高度)s_j(1≤j≤n)与连接环节l_i的间歇断开故障的次数对应，柱状列阵的下方即可显示对应的连接环节的编号和对应的每一次间歇断开故障的故障持续时长。

为了验证本实施例中的故障并行测试系统，采用FPGA电路搭建该测试系统，并采用如图3所示的流程，对连接环节进行检测。在故障检测周期T内，对当前组中的连接环节进行检测，得到组内各个连接环节发生间歇故障的总次数e_i，并通过判断当前组数k是否小于组数K，判断是否完成全部连接环节的检测，当完成全部n个连接环节的检测时，将检测结果(计数矩阵中各元素的数值)发送至数据转发和配置模块，进行进制转换，进而由显示模块显示。

通过试验验证，本实施例中的系统，可以并行检测多路(500个连接环节)持续时间100ns以内的间歇故障，并统计得到一段时间内间歇故障发生的次数和时长，测试效率高，避免间歇断开故障的漏检。

以上结合附图详细说明了本申请的技术方案，本申请提出了基于FPGA的多路间歇断开故障并行测试系统，适用于对电子设备中的多个连接环节的间歇断开故障检测与诊断，该系统包括：电压耦合模块设置于系统的检测端，电压耦合模块包括多个耦合子模块，任一个耦合子模块包括并联的第一电阻和第二电阻，第一电阻的一端与第二电阻并联后连接于检测端，第一电阻的另一端连接于系统的低电平端，第二电阻的另一端连接于耦合子模块的输出端，耦合子模块用于将第二电阻的电压信号传输至信号处理模块；信号处理模块用于当判定电压信号小于故障电压阈值时，判定连接环节发生间歇断开故障。通过本申请中的技术方案，实现了多路连接环节间歇故障并行检测，有助于改善间歇故障测试困难、测试覆盖不全的问题。

本申请中的步骤可根据实际需求进行顺序调整、合并和删减。

本申请装置中的模块可根据实际需求进行合并、划分和删减。

尽管参考附图详地公开了本申请，但应理解的是，这些描述仅仅是示例性的，并非用来限制本申请的应用。本申请的保护范围由附加权利要求限定，并可包括在不脱离本申请保护范围和精神的情况下针对发明所作的各种变型、改型及等效方案。

Claims (6)

1.基于FPGA的多路间歇断开故障并行测试系统，其特征在于，该系统适用于电子设备维修时，对所述电子设备中的多个连接环节的间歇断开故障检测与诊断，该系统包括：电压耦合模块和信号处理模块；

所述电压耦合模块设置于所述系统的检测端，所述电压耦合模块包括多个耦合子模块，任一个所述耦合子模块包括并联的第一电阻和第二电阻，所述第一电阻的一端与所述第二电阻并联后连接于所述检测端，所述第一电阻的另一端连接于所述系统的低电平端，所述第二电阻的另一端连接于所述耦合子模块的输出端，所述耦合子模块用于将所述第二电阻的电压信号传输至所述信号处理模块，其中，所述检测端连接于所述连接环节；

所述信号处理模块用于将所述电压信号与故障电压阈值比较，当判定所述电压信号小于所述故障电压阈值时，判定所述连接环节发生间歇断开故障。

2.如权利要求1所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述系统还包括：直流信号激励源和选通模块；

所述选通模块的第一选通端连接于所述直流信号激励源和所述连接环节，所述第二选通端连接于所述连接环节和所述检测端，所述选通模块用于根据选通信号对多个所述连接环节进行选通分组，将任一组中的连接环节依次串联至所述直流信号激励源和所述耦合子模块之间；

所述直流信号激励源用于向所述连接环节提供直流激励。

3.如权利要求2所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述耦合子模块的数量为m，多个所述连接环节被分为至少两组，当判定所述电压信号小于所述故障电压阈值时，将所述电压信号记作故障信号，所述信号处理模块还包括：计时器和矩阵模块；

所述计时器用于对任一组中连接环节的间歇断开故障进行计时，记作故障持续时长；

所述矩阵模块用于按照选通分组顺序，根据当前组中耦合子模块在所述故障检测周期内产生的故障信号，生成状态矩阵和计数矩阵，所述状态矩阵用于判定当前组中第i个耦合子模块产生故障信号时，将第i个元素由0置位为1，所述计数矩阵中的元素用于记录所述故障检测周期内所述状态矩阵中对应元素被置位为1的次数，

所述矩阵模块还用于当判定当前组中连接环节的数量x小于耦合子模块的数量m时，将所述状态矩阵和所述计数矩阵中第x+1至m个元素置为零。

4.如权利要求3所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述系统还包括：数据转发和配置模块以及显示模块；

所述数据转发和配置模块设置于所述矩阵模块与所述显示模块之间，所述数据转发和配置模块用于分组依次记录所述计数矩阵中元素的数值，记作检测信号，并将所述检测信号转换为十六进制数据发送至所述显示模块；

所述显示模块用于采用柱状列阵，显示所述连接环节对应的检测信号和所述故障持续时长。

5.如权利要求3所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述信号处理模块还包括：分组选通模块；

所述分组选通模块用于根据所述耦合子模块的数量m和所述连接环节的数量n，采用向上取整的方式，确定连接环节的组数K，根据所述耦合子模块的数量m将前m*(K-1)个所述连接环节依次分为K-1组，将其余连接环节记作第K组，并根据所述连接环节的分组，生成所述选通信号。

6.如权利要求5所述的基于FPGA的多路间歇断开故障并行测试系统，其特征在于，所述分组选通模块还用于：

向所述连接环节发送拓扑检测信号，并根据所述拓扑检测信号的路径反馈信号，确定所述连接环节之间的电路拓扑结构，并判断所述电路拓扑结构中最长的串联支路中所包含的连接环节的串联数量，并判断所述串联数量是否小于或等于预设阈值，若是，将所述预设阈值记作所述耦合子模块的数量m，若否，将所述串联数量记作所述耦合子模块的数量m，其中，所述路径反馈信号用于记录所述拓扑检测信号依次经过的所述连接环节的编号。

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