CN111245550B - Sdh信号处理方法、装置及系统 - Google Patents

Abstract

本申请实施例提供一种SDH信号处理方法、装置及系统，方法包括：接收SDH信号并将所述SDH信号分解为多个VC基本单元；将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据；本申请能够自适应接入多种速率的SDH信号，以提升SDH产品通用性，同时基于多协议解析模型，提升SDH信号的处理密度。

Description

SDH信号处理方法、装置及系统

技术领域

本申请涉及信号解析领域，具体涉及一种SDH信号处理方法、装置及系统。

背景技术

在广域网和城域网的传输中，应用最广泛的就是SONET/SDH协议，SONET/SDH以其灵活的传输速率、完善的可管理性、可维护性功能成为了一项应用面极广的国际统一标准。随着IP以太网协议的发展，SONET/SDH中承载的大部分都是IP数据，还有少量的语音数据。传统的SDH解析方案采用ASIC芯片实现，不仅价格昂贵，而且面临停产和断货的风险，且主流解析芯片都被国外公司所垄断，同时ASIC芯片存在处理速率单一固定，处理密度低等缺陷，基本上无法实现高密度的SDH解析处理，并且由于功能比较单一，无法实现无缝升级到以太网或者OTN协议处理。由于升级性能严重受限，不利于降低投资成本和风险。

发明内容

针对现有技术中的问题，本申请提供一种SDH信号处理方法、装置及系统，能够自适应接入多种速率的SDH信号，以提升SDH产品通用性，同时基于多协议解析模型，提升SDH信号的处理密度。

为了解决上述问题中的至少一个，本申请提供以下技术方案：

第一方面，本申请提供一种SDH信号处理方法，包括：

接收SDH信号并将所述SDH信号分解为多个VC基本单元；

将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据。

进一步地，所述将所述SDH信号分解为多个VC基本单元，包括：

根据所述SDH信号的指针字节间插特征和预设可编程电路中的逻辑内存，将所述SDH信号分解为多个VC基本单元，其中，所述VC基本单元为以不同类型的虚容器为基本单元的颗粒。

进一步地，所述将所述多个VC基本单元封装成一以太包，包括：

根据所述多个VC基本单元和各VC基本单元对应的逻辑通道号、时隙号、时间戳信息及序号信息，得到所述以太包。

进一步地，在所述根据预设多通道解析模型对所述以太包进行解析之前，包括：

根据所述以太包中的逻辑通道号，将所述以太包写入预设VCG缓存空间；

根据所述以太包中各VC基本单元之间的时间和位置的相对关系，对所述各VC基本单元进行排列重组，得到经过时间位置校正后的各VC基本单元。

进一步地，所述根据预设多通道解析模型对所述以太包进行解析，包括：

根据所述预设多通道解析模型中预设时隙数量对应的逻辑通道，依次对所述以太包进行解析，并在解析前调用与所述逻辑通道对应的中间缓存，并在解析后将解析结果存入对应的所述中间缓存。

第二方面，本申请提供一种SDH信号处理装置，包括：

信号分解模块，用于接收SDH信号并将所述SDH信号分解为多个VC基本单元；

信号解析模块，用于将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据。

进一步地，所述信号分解模块包括：

VC基本单元确定单元，用于根据所述SDH信号的指针字节间插特征和预设可编程电路中的逻辑内存，将所述SDH信号分解为多个VC基本单元，其中，所述VC基本单元为以不同类型的虚容器为基本单元的颗粒。

进一步地，所述信号解析模块包括：

以太包确定单元，用于根据所述多个VC基本单元和各VC基本单元对应的逻辑通道号、时隙号、时间戳信息及序号信息，得到所述以太包。

进一步地，还包括：

以太包写入单元，用于根据所述以太包中的逻辑通道号，将所述以太包写入预设VCG缓存空间；

排列重组单元，用于根据所述以太包中各VC基本单元之间的时间和位置的相对关系，对所述各VC基本单元进行排列重组，得到经过时间位置校正后的各VC基本单元。

进一步地，所述信号解析模块包括：

时分复用单元，用于根据所述预设多通道解析模型中预设时隙数量对应的逻辑通道，依次对所述以太包进行解析，并在解析前调用与所述逻辑通道对应的中间缓存，并在解析后将解析结果存入对应的所述中间缓存。

第三方面，本申请提供一种SDH信号处理系统，包括：

第四方面，本申请提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现所述的SDH信号处理方法的步骤。

第五方面，本申请提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现所述的SDH信号处理方法的步骤。

由上述技术方案可知，本申请提供一种SDH信号处理方法、装置及系统，通过将接收到的SDH信号分解为多个VC基本单元，将所述多个VC基本单元封装成一以太包，即以VCoE(VC over Ethernet)形式传输，利用以太网自带的MAC交换能力，实现跨纤或跨板的虚级联处理，以自适应接入多种速率的SDH信号，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据，从而实现高密度SDH信号的处理。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例中的SDH信号处理方法的流程示意图之一；

图2为本申请实施例中的SDH信号处理方法的流程示意图之二；

图3为本申请实施例中的SDH信号处理装置的结构图之一；

图4为本申请实施例中的SDH信号处理装置的结构图之二；

图5为本申请实施例中的SDH信号处理装置的结构图之三；

图6为本申请实施例中的SDH信号处理系统的实体图；

图7为本申请实施例中的电子设备的结构示意图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

考虑到传统的SDH解析方案采用ASIC芯片实现，不仅价格昂贵，而且面临停产和断货的风险，且主流解析芯片都被国外公司所垄断，同时ASIC芯片存在处理速率单一固定，处理密度低等缺陷，基本上无法实现高密度的SDH解析处理，并且由于功能比较单一，无法实现无缝升级到以太网或者OTN协议处理。由于升级性能严重受限，不利于降低投资成本和风险的问题，本申请提供一种SDH信号处理方法、装置及系统，通过将接收到的SDH信号分解为多个VC基本单元，将所述多个VC基本单元封装成一以太包，即以VCoE(VC over Ethernet)形式传输，利用以太网自带的MAC交换能力，实现跨纤或跨板的虚级联处理，以自适应接入多种速率的SDH信号，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据，从而实现高密度SDH信号的处理。

为了能够自适应接入多种速率的SDH信号，以提升SDH产品通用性，同时基于多协议解析模型，提升SDH信号的处理密度，本申请提供一种SDH信号处理方法的实施例，参见图1，所述SDH信号处理方法具体包含有如下内容：

步骤S101：接收SDH信号并将所述SDH信号分解为多个VC基本单元。

可以理解的是，为了能够自适应接入各种不同速率的SDH信号，本申请通过将接收到的所述SDH信号分解为多个VC基本单元的形式，以使所述VC基本单元能够承载在以太包中并以VCoE(VC over Ethernet)形式传输，进而利用以太网交换芯片强大的MAC交换功能，实现跨纤或者跨板的虚级联处理，同时还可以实现各板卡处理能力均衡分担。

可选地，所述VC基本单元例如以VC3或者VC4为基本单元的颗粒。

步骤S102：将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据。

可以理解的是，针对逻辑通道比较多的情况(比如一个STM64最多可能由192个单独的VC3或者64个单独的VC4组成)，引入分时复用的处理方式，即预先设计了一能够进行高密度信号处理的多协议解析模型，实现多路VC同时解析，对于用GFP、POS、WAN、LAPS封装的以太包都能够解析，且可以按照五元组(源IP、目的IP、源端口、目的端口、协议)进行负载均衡输出。

可选地，上述步骤S101和步骤S102可以通过设计一FPGA芯片进行实现。

具体地，所述FPGA芯片可以自带高速收发器，支持从1Gbps到12.5Gbps的各种速率的串行信号，比如常用传输协议PCI-E、SDH、ETH、OTN、FibreChannel等都能够支持，且FPGA收发器配置简单灵活。

可选地，由于FPGA芯片往往最低只能支持到1Gbps，针对STM-1和STM-4速率155Mbps和622Mbps的情况，本申请可以采用过采样的方式实现了对STM-1和STM-4的支持，例如，将收发器速率设置为STM-16(2.488Gbps)，当工作在STM-1模式时，采用16倍过采样，将FPGA收发器设置为Lock To Refclk模式，利用多数判决模式，实现155Mbps信号中时钟和数据的恢复，622Mbps则采用4倍过采样实现。

可选地，在进行SDH信号分解时，可以利用FPGA片内RAM资源和逻辑资源，根据指针字节间插的特点，先将STM-x帧根据指针指示分割为多个基本VC颗粒，VC颗粒则被封装成以太包输出，FPGA自带的40GE的硬MAC核实现了VC颗粒到交换芯片的输出，实现了跨板VC交叉。

可选地，FPGA可以外挂多路DDR4颗粒，DDR4颗粒具有带宽高、容量大、价格低等特点，采用DDR4主要是为了实现VC颗粒的缓存、排列重组和对齐，同时消除VC颗粒之间的差分时延。

从上述描述可知，本申请实施例提供的SDH信号处理方法，能够通过将接收到的SDH信号分解为多个VC基本单元，将所述多个VC基本单元封装成一以太包，即以VCoE(VCover Ethernet)形式传输，利用以太网自带的MAC交换能力，实现跨纤或跨板的虚级联处理，以自适应接入多种速率的SDH信号，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据，从而实现高密度SDH信号的处理。

为了能够自适应多个速率的SDH信号，在本申请的SDH信号处理方法的一实施例中，所述步骤S101还可以具体包含如下内容：

根据所述SDH信号的指针字节间插特征和预设可编程电路中的逻辑内存，将所述SDH信号分解为多个VC基本单元，其中，所述VC基本单元为以不同类型的虚容器为基本单元的颗粒。

可以理解的是，为了能够自适应接入各种不同速率的SDH信号，本申请通过将接收到的所述SDH信号分解为多个VC基本单元的形式，例如以VC3或者VC4为基本单元的颗粒，以使所述VC基本单元能够承载在以太包中并以VCoE(VC over Ethernet)形式传输，进而利用以太网交换芯片强大的MAC交换功能，实现跨纤或者跨板的虚级联处理，同时还可以实现各板卡处理能力均衡分担。

可选地，在进行SDH信号分解时，可以利用FPGA片内RAM资源和逻辑资源，根据指针字节间插的特点，先将STM-x帧根据指针指示分割为多个基本VC颗粒，VC颗粒则被封装成以太包输出，通过FPGA上设计的的以太端口实现了VC颗粒到交换芯片的输出，实现了跨板VC交叉。

具体的，例如一个STM-64的SDH帧，有64个VC4的时隙，可以装载多种形式的信号，例如VC4-64C，VC4-16C，VC4-4C，VC4等等。无论装载的是什么内容，都可以看成是64个STM1进行字节间插而成。但是，如果存在连续级联，由于连续级联的指针不能直接分解成STM1指针的形式，我们对STM-N的帧按照字节间插的方式分解为N个STM1帧，然后将将里面连续级联的指针进行复制到每个对应的STM-1的指针位置上，然后按照STM1解析VC4的方式完成基本VC颗粒的提取，以及利用以太包输出VC颗粒内容。

为了能够利用以太网自身强大的数据报文交换能力，以实现跨纤或跨板的虚级联处理，在本申请的SDH信号处理方法的一.实施例中，所述步骤S102还可以具体包含如下内容：

根据所述多个VC基本单元和各VC基本单元对应的逻辑通道号、时隙号、时间戳信息及序号信息，得到所述以太包。

可选地，对于输入的4路STM-x，先分别进行解析，解析包括了帧同步、解扰码、指针解析等动作，得到了VC4颗粒，每个颗粒的大小是C4 9*260+POH9＝2349字节，即每个VC4大小为2349字节，将VC4封装在以太包里，需要添加MAC和TYPE，同时需要将VC4颗粒的逻辑通道号、时隙号、进入系统时时间戳、序号等信息填充到以太包中，最终产生的VCoE包的大小为2381字节。

为了能够确保各VC基本单元在VCG缓存空间中连续排列且保持时间一致，在本申请的SDH信号处理方法的一实施例中，参见图2，所述步骤S102之前，还可以具体包含如下内容：

步骤S201：根据所述以太包中的逻辑通道号，将所述以太包写入预设VCG缓存空间。

步骤S202：根据所述以太包中各VC基本单元之间的时间和位置的相对关系，对所述各VC基本单元进行排列重组，得到经过时间位置校正后的各VC基本单元。

可选地，接收从背板输入的VCoE包，并根据其逻辑通道号(VC颗粒在一个连续级联组或者虚级联组中的位置编号)写入对应的的VCG缓存空间。

可选地，在VC颗粒被写入VCG缓存空间时，可以检查每个级联组的各成员之间的相位关系，确保在VC4-xV处理时能正确消除掉差分时延。

可选地，在VCG颗粒排列重组部分，对于连续级联来说，连续级联的各个VC成员在空间上是连续排列的，时间上是对齐的，所以连续级联的排列要简单的多，但是对于虚级联，则面临的情况将变得比较复杂，不仅有时间上不对齐情况，需要用DDR缓存来对齐处理，而且存在空间排列上存在不连续或者跳变的情况，需要根据MFI和SQ来进行处理(MFI和SQ是VC4-xV中每个成员的POH开销中的一部分，表征了VC成员之间的时间和位置对应关系)。

具体地，例如一个VC4-3V虚级联由3个VC4颗粒组成，相当于三个子通道，这三个颗粒的SQ号码分别是0,1,2，对应通道0,1,2。MFI表示每个通道内的数据的先后顺序，需要把不同通道内MFI相同的数据间插起来才能形成正确的数据流输出。我们利用DDR形成多个通道的环形缓存，将每个通道的数据分别写入对应的环形缓存中，写入的位置由对应的MFI值来决定。这样，我们在每个环形缓存的同样的位置上看到的数据的MFI值就一致了。比如我们设置一个环形缓存的大小为64个VC4，那么我们把取MFI的低6bit来决定写入的位置，这样就可以处理正负32帧的差分延时。

为了能够预设多通道解析模型对以太包进行高密度信号的解析，在本申请的SDH信号处理方法的一实施例中，所述步骤S102还可以具体包含如下内容：

根据所述预设多通道解析模型中预设时隙数量对应的逻辑通道，依次对所述以太包进行解析，并在解析前调用与所述逻辑通道对应的中间缓存，并在解析后将解析结果存入对应的所述中间缓存。

可选地，采用时分复用的结构，充分利用FPGA的高带宽、多并行的特点，将多通道解析模型的处理能力划分为64个时隙，每个时隙处理一个逻辑通道，在逻辑通道切换时，将处理的中间过程进行缓存。比如当前解析通道n完成，将n的解析结果暂存在Cache中，接着解析n+1个时隙的信号，在解析n+1时隙时，先要将上次n+1在Cache中暂存的信息读取出来，拼接上新的n+1的信息进行处理，如此往复，就实现了多通道的数据解帧。

可选地，对于POS、GFP和LAPS协议来说，解析的第一步都是解扰码，所以每次逻辑通道切换时，只需要缓存本次解扰码的位置信息和中间结果信息即可，需要的缓存量并不大，用FPGA的片内寄存器即可实现。

可选地，对于WAN协议来说，由于WAN只会出现在VC4-64C这一种特殊结构中，所以当一个VCG是WAN信号时，则只有一个连续级联组，别的时隙都是空的。

可以理解的是，采用时分复用原理的多通道解析模型能够以最小的资源消耗，达到最灵活的数据处理目的，让一片FPGA实现256个或者更多的VCoE处理成为可能，进而实现高密度的SDH信号处理。

为了能够自适应接入多种速率的SDH信号，以提升SDH产品通用性，同时基于多协议解析模型，提升SDH信号的处理密度，本申请提供一种用于实现所述SDH信号处理方法的全部或部分内容的SDH信号处理装置的实施例，参见图3，所述SDH信号处理装置具体包含有如下内容：

信号分解模块10，用于接收SDH信号并将所述SDH信号分解为多个VC基本单元。

信号解析模块20，用于将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据。

从上述描述可知，本申请实施例提供的SDH信号处理装置，能够通过将接收到的SDH信号分解为多个VC基本单元，将所述多个VC基本单元封装成一以太包，即以VCoE(VCover Ethernet)形式传输，利用以太网自带的MAC交换能力，实现跨纤或跨板的虚级联处理，以自适应接入多种速率的SDH信号，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据，从而实现高密度SDH信号的处理。

为了能够自适应多个速率的SDH信号，在本申请的SDH信号处理装置的一实施例中，参见图4，所述信号分解模块10包括：

VC基本单元确定单元11，用于根据所述SDH信号的指针字节间插特征和预设可编程电路中的逻辑内存，将所述SDH信号分解为多个VC基本单元，其中，所述VC基本单元为以不同类型的虚容器为基本单元的颗粒。

为了能够利用以太网自身强大的MAC交换能力，以实现跨纤或跨板的虚级联处理，并对以太包进行高密度信号的解析，在本申请的SDH信号处理装置的一实施例中，参见图5，所述信号解析模块20包括：

以太包确定单元21，用于根据所述多个VC基本单元和各VC基本单元对应的逻辑通道号、时隙号、时间戳信息及序号信息，得到所述以太包。

时分复用单元22，用于根据所述预设多通道解析模型中预设时隙数量对应的逻辑通道，依次对所述以太包进行解析，并在解析前调用与所述逻辑通道对应的中间缓存，并在解析后将解析结果存入对应的所述中间缓存。

为了能够确保各VC基本单元在VCG缓存空间中连续排列且保持时间一致，在本申请的SDH信号处理装置的一实施例中，还包括：

以太包写入单元，用于根据所述以太包中的逻辑通道号，将所述以太包写入预设VCG缓存空间。

排列重组单元，用于根据所述以太包中各VC基本单元之间的时间和位置的相对关系，对所述各VC基本单元进行排列重组，得到经过时间位置校正后的各VC基本单元。

为了更进一步说明本方案，本申请还提供一种应用上述SDH信号处理装置实现SDH信号处理方法的具体应用实例，具体包含有如下内容：

一，方案顶层设计

该方案以一个符合ATCA规范的单宽AMC子卡为载体，方案的核心部分是一块FPGA芯片。参见图6，一种SDH信号处理系统，包括：AMC子卡主体、设置在所述AMC子卡主体上的SDH信号处理装置以及与所述SDH信号处理装置电连接的SDH信号输入接口、SDH信号输出接口、DDR存储单元。

具体地，所述SDH信号输入接口(例如板卡对外接口)可以是4个SFP+，用来做SDH接入，到背板交换的可以是2个所述SDH信号输出接口(例如40GE的接口)，其中一个40GE用来处理VCoE的交叉，另外一个40GE用来输出以太包，板载所述DDR存储单元(例如4组DDR4颗粒)，每组DDR4颗粒为32Bit位宽，提供了2400Mbps*32Bit＝76.8Gbps的理论带宽，每组DDR4通道提供一个VCG处理需要用到的存储空间，每组DDR4的容量是2GB。每个VCG解析引擎支持64个通道的解析，需要的带宽为STM64 9.95Gbps*2≈20Gbps，所以DDR4提供的76Gbps的性能是足够的。

二，VCoE交叉实现原理

对于输入的4路STM-x，先分别进行解析，解析包括了帧同步、解扰码、指针解析等动作，得到了VC4颗粒，每个颗粒的大小是C4 9*260+POH 9＝2349字节，即每个VC4大小为2349字节，将VC4封装在以太包里，需要添加MAC和TYPE，同时需要将VC4颗粒的逻辑通道号、时隙号、进入系统时时间戳、序号等信息填充到以太包中，最终产生的VCoE包的大小为2381字节。

以4路STM64接入为例，每秒产生的长度2381字节的VCoE包速率(pps)为：

40GE以太包，数据包长度固定为2381字节，100％线速，每秒可处理的数据包速率(pps)为：

VCoE占用40G的带宽为：

所以对于4路STM64分割成的VCoE颗粒，是能够通过40GE的接口进行输出的，在实际的实现当中，考虑到背板交换芯片的压力，我们其实不需要将所有的VCoE包全部发送到交换芯片。根据软件对级联结构的分析和实际应用场景的对比可以发现，跨纤和跨板的虚级联占比并不大，也就是说大部分的VCoE不需要发送给背板交换，直接在FPGA内部环回到VCG解析引擎就可以进行处理了。通过这个内部环回电路，就可以极大减轻了背板VCoE交换的压力，同时节省出来的40GE带宽可考虑给POS使用(POS封装的以太报文，由于没有MAC，在将POS解析输出时添加了MAC地址，造成了POS带宽的膨胀，4*10Gbps的POS线速小包最大可能膨胀到50Gbps，这种极限情况下，需要将VCoE占用的40GE匀出来一部分供POS输出使用)。

STM1的交叉复制配合VCoE输出同时就给一些低阶信号比如VC11、VC12、E1、E3等信号的处理提供了可能(本方案中不考虑支持VC3速率以下PDH部分的信号处理，对于更低层级的信号级联，只提供VCoE输出，由别的板卡和方式进行处理)。

三，VCG实现原理

从背板输入的VCoE包，会根据其逻辑通道号(VC颗粒在一个连续级联组或者虚级联组中的位置编号)写入对应的的VCG缓存空间，在VC颗粒被写入VCG缓存空间时，需要检查每个级联组的各成员之间的相位关系，确保在VC4-xV处理时能正确消除掉差分时延。

每路DDR的空间是2GB，被分割成64个同样大小的块，每个块的大小是32MB，理论上能够容忍的差分时延是：

该值已经超过了ITU规范规定的最大值512ms。

在VCG颗粒排列重组部分，对于连续级联来说，连续级联的各个VC成员在空间上是连续排列的，时间上是对齐的，所以连续级联的排列要简单的多，但是对于虚级联，则面临的情况将变得比较复杂，不仅有时间上不对齐情况，需要用DDR缓存来对齐处理，而且存在空间排列上存在不连续或者跳变的情况，需要根据MFI和SQ来进行处理(MFI和SQ是VC4-xV中每个成员的POH开销中的一部分，表征了VC成员之间的时间和位置对应关系)。

四，多通道解析引擎设计

(1)多通道解析原理

假设一个STM64有64个逻辑通道，每个逻辑通道的VC4都承载的不同的协议类型，在传统的设计方法中，我们需要设计64个完全相同的解析器，每个解析器都需要支持POS、GFP、WAN和LAPS等协议，还需要考虑VC4、VC4-4C、VC4-16C、VC4-64C以及VC4–xV(1<＝x<＝64)等各种情况，每个解析器需要处理的带宽从155Mbps到9.95Gbps。为了适应上述各种情况和组合，每个解析器都会消耗大量FPGA逻辑资源，在实现64路或者256路解析时，则需要的FPGA逻辑资源则是天量的，理论上已经不可行。

为了解决这个问题，该方案设计了一个灵活智能的解析引擎。该解析引擎采用时分复用的结构，充分利用FPGA的高带宽、多并行的特点，将引擎的处理能力划分为64个时隙，每个时隙处理一个逻辑通道，在逻辑通道切换时，将处理的中间过程进行缓存。比如当前解析通道n完成，我们需要将n的解析结果暂存在Cache中，接着解析n+1个时隙的信号，在解析n+1时隙时，先要将上次n+1在Cache中暂存的信息读取出来，拼接上新的n+1的信息进行处理，如此往复，就实现了多通道的数据解帧。

对于POS、GFP和LAPS协议来说，解析的第一步都是解扰码，所以每次逻辑通道切换时，只需要缓存本次解扰码的位置信息和中间结果信息即可，需要的缓存量并不大，用FPGA的片内寄存器即可实现。对于WAN协议的处理则更加简单，由于WAN只会出现在VC4-64C这一种特殊结构中，所以当一个VCG是WAN信号时，则只有一个连续级联组，别的时隙都是空的。

采用时分复用解析引擎的这个方式以最小的资源消耗，达到最灵活的数据处理目的，让一片FPGA实现256个或者更多的VCoE处理成为可能，该解析引擎也是本方案中实现高密度SDH处理的一个关键技术点。

(2)时分复用原理

在采用解析引擎进行数据处理时，由于按照逻辑通道进行分时轮询处理，则面临到到两个问题需要解决。第一个问题是：每个通道处理的数据块的大小设置为多少比较合适；第二个问题是：若有数据包跨越两次读取的边界(即一个数据包一部分在上一次读取的数据块，另一部分在下一次读取的数据块)，怎么处理来避免出现的断包和错包问题。

对于第一个问题，每个通道处理的数据块的大小问题，需要结合带宽要求和FPGA的RAM资源来进行综合考虑，假设设置的数据块过小，比如小于4KB，则有可能每次读取的数据包都是不完整的，每次都要缓存数据包中间状态，带宽极大浪费。如果设置的数据块大小过大，则每个逻辑通道占用的带宽过高，其它逻辑通道由于处于解析等待状态而需要缓存的空间就会加大，结合各种情况，该方案设置每个数据块的大小是256KB。

对于第二个问题，假设同一个数据包被切割在两个256KB的数据块中，在第一次的时隙处理中会面临半个数据包的情况，这就需要暂存这个半截包的中间状态，等到这个数据包的另一半到来时，再继续处理，为了减少中间信息缓存(无需缓存半个包的负载)，该方案采用重复读取缓存中的4KB数据的方式，来处理数据包跨越数据块边界的情况(时隙切换时)。重复读取4KB数据块可以减少缓存半截包(上次处理最后的半截包直接丢弃)，但是需要增加处理带宽，4/256＝1.6％，仅增加了1.6％的带宽，这对于FPGA的高处理带宽是可以接受的。选用4KB大小进行重复读取是考虑到大部分的数据包长度都在4KB以下。

(3)数据重复读取实现原理

解析Engine的数据重复读取原理如下：

某个时刻，对于某个VCG组的数据，读取的数据长度为256KB。在读取这256KB之前需要额外多读取4KB，多读取的这4KB用来处理跨越256KB数据块的数据包。

在处理每个256KB数据块时，当剩余数据达到4KB时(Save标线处)，保存此时处理的中间状态(比如POS、GFP的扰码值)，下面以POS为例进行描述。

此时面临两种情况：

1、数据处理处于7E(POS数据包以7E为包边界)间隔的解析处理。那么此后数据不再输出(等待下次重复读取时一起输出)，这种没有半截包的问题。

2、数据处理刚好处于一个数据包处理的中部位置，那么此后数据继续输出，直至数据包的尾部为止。数据包尾部以后的数据丢弃(下次重复读取时输出)，半截包采用先丢弃下次重复读取时再完整输出的策略执行。

当时隙再次轮询到该逻辑通道时，对于额外重复读取数据4KB的处理行为是：首先将通道状态恢复到上次处理的结果时刻并继续进行处理，接着我们从重复4KB的起始，找到第一个包的包头并开始输出。

通过上面描述，该方案完成了对数据各种边界情况的考虑和处理。

由上述描述可知，本申请至少还可以实现如下有益效果：

(一)支持4路任意速率的SDH自适应接入，配合SDH自动分析工具，实现了SDH协议解析处理的即插即用，4路SDH的接入速率相互独立，每一路都单独支持STM64、STM16、STM4和STM1的接入，同时每一路的SDH速率都能够对接入信号进行自动适应，无需人工配置和干预。

(二)支持256路VC颗粒封装成VCoE输出，同时支持对输入的256路VCoE进行排列、分组和解析处理。

(三)支持4个VCG(Virtual Cat Group虚级联组)解析，每个VCG虚级联组同时支持64路解析，支持任意差分时延虚级联、支持跨纤或跨板虚级联处理，支持任意结构的VC4-xV和VC3-xV的虚级联处理，支持任意结构的连续级联解析(VC4-xC和VC3-xC)。

(四)提供了4个多通道解析引擎，每个解析引擎支持64个逻辑通道同时解析，对于任意组合的整装或者通道化的POS、GFP、WAN和LAPS等协议都能够处理，对于各种类型的POS封装、FCS校验类型、扰码类型、GFP的各种扩展头等都能够很好地支持。

(五)数据处理的结果以以太包形式输出，支持对POS、GFP、WAN、LAPS等协议中承载的以太网协议进行解析、包括IPv4、IPV6、TCP、UDP、VLAN、MPLS以及各种隧道报文的处理，数据包的输出按照五元组进行负载均衡，数据包在输出的同时能够进行封装调整，比如VLAN、MPLS剥离、Mac in Mac封装等。

从硬件层面来说，为了能够自适应接入多种速率的SDH信号，以提升SDH产品通用性，同时基于多协议解析模型，提升SDH信号的处理密度，本申请提供一种用于实现所述SDH信号处理方法中的全部或部分内容的电子设备的实施例，所述电子设备具体包含有如下内容：

处理器(processor)、存储器(memory)、通信接口(Communications Interface)和总线；其中，所述处理器、存储器、通信接口通过所述总线完成相互间的通信；所述通信接口用于实现SDH信号处理装置与核心业务系统、用户终端以及相关数据库等相关设备之间的信息传输；该逻辑控制器可以是台式计算机、平板电脑及移动终端等，本实施例不限于此。在本实施例中，该逻辑控制器可以参照实施例中的SDH信号处理方法的实施例，以及SDH信号处理装置的实施例进行实施，其内容被合并于此，重复之处不再赘述。

可以理解的是，所述用户终端可以包括智能手机、平板电子设备、网络机顶盒、便携式计算机、台式电脑、个人数字助理(PDA)、车载设备、智能穿戴设备等。其中，所述智能穿戴设备可以包括智能眼镜、智能手表、智能手环等。

在实际应用中，SDH信号处理方法的部分可以在如上述内容所述的电子设备侧执行，也可以所有的操作都在所述客户端设备中完成。具体可以根据所述客户端设备的处理能力，以及用户使用场景的限制等进行选择。本申请对此不作限定。若所有的操作都在所述客户端设备中完成，所述客户端设备还可以包括处理器。

上述的客户端设备可以具有通信模块(即通信单元)，可以与远程的服务器进行通信连接，实现与所述服务器的数据传输。所述服务器可以包括任务调度中心一侧的服务器，其他的实施场景中也可以包括中间平台的服务器，例如与任务调度中心服务器有通信链接的第三方服务器平台的服务器。所述的服务器可以包括单台计算机设备，也可以包括多个服务器组成的服务器集群，或者分布式装置的服务器结构。

图7为本申请实施例的电子设备9600的系统构成的示意框图。如图7所示，该电子设备9600可以包括中央处理器9100和存储器9140；存储器9140耦合到中央处理器9100。值得注意的是，该图7是示例性的；还可以使用其他类型的结构，来补充或代替该结构，以实现电信功能或其他功能。

一实施例中，SDH信号处理方法功能可以被集成到中央处理器9100中。其中，中央处理器9100可以被配置为进行如下控制：

步骤S101：接收SDH信号并将所述SDH信号分解为多个VC基本单元。

步骤S102：将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据。

从上述描述可知，本申请实施例提供的电子设备，通过将接收到的SDH信号分解为多个VC基本单元，将所述多个VC基本单元封装成一以太包，即以VCoE(VC over Ethernet)形式传输，利用以太网自带的MAC交换能力，实现跨纤或跨板的虚级联处理，以自适应接入多种速率的SDH信号，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据，从而实现高密度SDH信号的处理。

在另一个实施方式中，SDH信号处理装置可以与中央处理器9100分开配置，例如可以将SDH信号处理装置配置为与中央处理器9100连接的芯片，通过中央处理器的控制来实现SDH信号处理方法功能。

如图7所示，该电子设备9600还可以包括：通信模块9110、输入单元9120、音频处理器9130、显示器9160、电源9170。值得注意的是，电子设备9600也并不是必须要包括图7中所示的所有部件；此外，电子设备9600还可以包括图7中没有示出的部件，可以参考现有技术。

如图7所示，中央处理器9100有时也称为控制器或操作控件，可以包括微处理器或其他处理器装置和/或逻辑装置，该中央处理器9100接收输入并控制电子设备9600的各个部件的操作。

其中，存储器9140，例如可以是缓存器、闪存、硬驱、可移动介质、易失性存储器、非易失性存储器或其它合适装置中的一种或更多种。可储存上述与失败有关的信息，此外还可存储执行有关信息的程序。并且中央处理器9100可执行该存储器9140存储的该程序，以实现信息存储或处理等。

输入单元9120向中央处理器9100提供输入。该输入单元9120例如为按键或触摸输入装置。电源9170用于向电子设备9600提供电力。显示器9160用于进行图像和文字等显示对象的显示。该显示器例如可为LCD显示器，但并不限于此。

该存储器9140可以是固态存储器，例如，只读存储器(ROM)、随机存取存储器(RAM)、SIM卡等。还可以是这样的存储器，其即使在断电时也保存信息，可被选择性地擦除且设有更多数据，该存储器的示例有时被称为EPROM等。存储器9140还可以是某种其它类型的装置。存储器9140包括缓冲存储器9141(有时被称为缓冲器)。存储器9140可以包括应用/功能存储部9142，该应用/功能存储部9142用于存储应用程序和功能程序或用于通过中央处理器9100执行电子设备9600的操作的流程。

存储器9140还可以包括数据存储部9143，该数据存储部9143用于存储数据，例如联系人、数字数据、图片、声音和/或任何其他由电子设备使用的数据。存储器9140的驱动程序存储部9144可以包括电子设备的用于通信功能和/或用于执行电子设备的其他功能(如消息传送应用、通讯录应用等)的各种驱动程序。

通信模块9110即为经由天线9111发送和接收信号的发送机/接收机9110。通信模块(发送机/接收机)9110耦合到中央处理器9100，以提供输入信号和接收输出信号，这可以和常规移动通信终端的情况相同。

基于不同的通信技术，在同一电子设备中，可以设置有多个通信模块9110，如蜂窝网络模块、蓝牙模块和/或无线局域网模块等。通信模块(发送机/接收机)9110还经由音频处理器9130耦合到扬声器9131和麦克风9132，以经由扬声器9131提供音频输出，并接收来自麦克风9132的音频输入，从而实现通常的电信功能。音频处理器9130可以包括任何合适的缓冲器、解码器、放大器等。另外，音频处理器9130还耦合到中央处理器9100，从而使得可以通过麦克风9132能够在本机上录音，且使得可以通过扬声器9131来播放本机上存储的声音。

本申请的实施例还提供能够实现上述实施例中的执行主体为服务器或客户端的SDH信号处理方法中全部步骤的一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，该计算机程序被处理器执行时实现上述实施例中的执行主体为服务器或客户端的SDH信号处理方法的全部步骤，例如，所述处理器执行所述计算机程序时实现下述步骤：

步骤S101：接收SDH信号并将所述SDH信号分解为多个VC基本单元。

步骤S102：将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据。

从上述描述可知，本申请实施例提供的计算机可读存储介质，通过将接收到的SDH信号分解为多个VC基本单元，将所述多个VC基本单元封装成一以太包，即以VCoE(VC overEthernet)形式传输，利用以太网自带的MAC交换能力，实现跨纤或跨板的虚级联处理，以自适应接入多种速率的SDH信号，并根据预设多通道解析模型对所述以太包进行解析，得到经过所述解析后的数据，从而实现高密度SDH信号的处理。

本领域内的技术人员应明白，本发明的实施例可提供为方法、装置、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(装置)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (11)

1.一种SDH信号处理方法，其特征在于，所述方法包括：

接收SDH信号并将所述SDH信号分解为多个VC基本单元；

将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型中预设时隙数量对应的逻辑通道，依次对所述以太包进行解析，并在解析前调用与所述逻辑通道对应的中间缓存，并在解析后将解析结果存入对应的所述中间缓存，得到经过所述解析后的数据。

2.根据权利要求1所述的SDH信号处理方法，其特征在于，所述将所述SDH信号分解为多个VC基本单元，包括：

根据所述SDH信号的指针字节间插特征和预设可编程电路中的逻辑内存，将所述SDH信号分解为多个VC基本单元，其中，所述VC基本单元为以不同类型的虚容器为基本单元的颗粒。

3.根据权利要求1所述的SDH信号处理方法，其特征在于，所述将所述多个VC基本单元封装成一以太包，包括：

根据所述多个VC基本单元和各VC基本单元对应的逻辑通道号、时隙号、时间戳信息及序号信息，得到所述以太包。

4.根据权利要求1所述的SDH信号处理方法，其特征在于，在所述根据预设多通道解析模型对所述以太包进行解析之前，包括：

根据所述以太包中的逻辑通道号，将所述以太包写入预设VCG缓存空间；

根据所述以太包中各VC基本单元之间的时间和位置的相对关系，对所述各VC基本单元进行排列重组，得到经过时间位置校正后的各VC基本单元。

5.一种SDH信号处理装置，其特征在于，包括：

信号分解模块，用于接收SDH信号并将所述SDH信号分解为多个VC基本单元；

信号解析模块，用于将所述多个VC基本单元封装成一以太包，并根据预设多通道解析模型中预设时隙数量对应的逻辑通道，依次对所述以太包进行解析，并在解析前调用与所述逻辑通道对应的中间缓存，并在解析后将解析结果存入对应的所述中间缓存，得到经过所述解析后的数据。

6.根据权利要求5所述的SDH信号处理装置，其特征在于，所述信号分解模块包括：

VC基本单元确定单元，用于根据所述SDH信号的指针字节间插特征和预设可编程电路中的逻辑内存，将所述SDH信号分解为多个VC基本单元，其中，所述VC基本单元为以不同类型的虚容器为基本单元的颗粒。

7.根据权利要求5所述的SDH信号处理装置，其特征在于，所述信号解析模块包括：

以太包确定单元，用于根据所述多个VC基本单元和各VC基本单元对应的逻辑通道号、时隙号、时间戳信息及序号信息，得到所述以太包。

8.根据权利要求5所述的SDH信号处理装置，其特征在于，还包括：

以太包写入单元，用于根据所述以太包中的逻辑通道号，将所述以太包写入预设VCG缓存空间；

排列重组单元，用于根据所述以太包中各VC基本单元之间的时间和位置的相对关系，对所述各VC基本单元进行排列重组，得到经过时间位置校正后的各VC基本单元。

9.一种SDH信号处理系统，其特征在于，包括：AMC子卡主体、设置在所述AMC子卡主体上的如权利要求5至8任一项所述的SDH信号处理装置以及与所述SDH信号处理装置电连接的SDH信号输入接口、SDH信号输出接口、DDR存储单元。

10.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求1至4任一项所述的SDH信号处理方法的步骤。

11.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现权利要求1至4任一项所述的SDH信号处理方法的步骤。

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