CN111221716B - 一种基于fpga可配置数据仿真合成方法 - Google Patents
一种基于fpga可配置数据仿真合成方法 Download PDFInfo
- Publication number
- CN111221716B CN111221716B CN202010009326.6A CN202010009326A CN111221716B CN 111221716 B CN111221716 B CN 111221716B CN 202010009326 A CN202010009326 A CN 202010009326A CN 111221716 B CN111221716 B CN 111221716B
- Authority
- CN
- China
- Prior art keywords
- data
- frame
- control signal
- bus
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3457—Performance evaluation by simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
本发明公开了一种基于FPGA可配置数据仿真合成方法，包括以下步骤：S1：对计算机总线数据进行总线数据解析，产生数据信息、地址信息及控制信号；S2：根据控制信号对特定地址范围数据按一定数据格式进行数据生成；S3：根据控制信号对生成的数据与外部接口数据进行选择，并根据控制信号得到的数据复接策略对选择后的各路数据进行数据复接。本发明基于FPGA平台，便于计算机实时更新合成数据，数据的产生方式与控制由计算机进行实施操作，数据合成的模式及参数控制由计算机进行实时操作。
Description
技术领域
本发明涉及电子设备数据测试领域，特别涉及一种基于FPGA可配置数据仿真合成方法，应用于数据解析分发设备的数据测试。
背景技术
飞行器之间相互通信采用无线链路，链路数据经过数据解析分发设备进行数据实时解析与分发，分发到后续个电子设备中，从而进行空间飞行器之间的数据交互传输。通过一种数据仿真合成装置来模拟飞行器空间传输数据的合成数据，实现对于数据解析分发设备的功能与性能测试。因此，需要一种可配置数据仿真合成方法，来确定数据仿真合成机制。
有鉴于此，本发明人通过建立一种基于FPGA可配置数据仿真合成方法，来实现模拟飞行器空间传输数据的合成数据。
发明内容
为了克服现有技术中的不足，本发明提供一种基于FPGA可配置数据仿真合成方法，模拟飞行器空间传输数据的合成数据，实现的功能包括：对通过计算机总线下传的数据进行解析，根据解析后的数据及控制信号进行数据生成，根据控制信号对生成的数据与外部接口数据进行选择，并根据数据复接策略对选择后的各路数据进行数据复接。
为了达到上述发明目的，解决其技术问题所采用的技术方案如下：
一种基于FPGA可配置数据仿真合成方法，包括以下步骤：
步骤S1：对计算机总线数据进行总线数据解析，产生数据信息、地址信息及控制信号；
步骤S2：根据控制信号对特定地址范围数据按一定数据格式进行数据生成；
步骤S3：根据控制信号对生成的数据与外部接口数据进行选择，并根据控制信号得到的数据复接策略对选择后的各路数据进行数据复接。
进一步的，步骤S1中，所述总线数据解析步骤通过总线数据解析模块实现，所述总线数据解析模块连接所述计算机总线和若干数据缓存；所述总线数据解析模块通过对计算机总线的数据线、地址线及控制信号进行解析，生成数据信息、地址信息及指令信息，所述计算机总线为CPCI数据总线，每个所述数据缓存为一个双端口块存储器，通过地址线、数据线及读写控制端口进行存储器读写操作。
进一步的，步骤S2中，所述数据生成步骤通过若干数据生成器实现，若干所述数据生成器的输入端对应连接若干所述数据缓存，其输出端对应连接数据复接器；
每个所述数据生成器对其对应的所述数据缓存的数据进行读取，并根据所述总线解析模块解析出的控制信号，对读取的所述数据缓存的数据按一定数据格式进行数据生成。
进一步的，根据所述总线解析模块解析出的控制信号包括数据长度、数据生成模式、自动发送定时参数、手动发送指令、是否帧计数指令及帧计数位置信息，其中：
所述数据长度控制信号表示该路数据每帧数据的长度，所述数据生成器根据该控制信号从所述数据缓存中读取相应数量的数据信息，并生成对应长度的数据帧；
所述数据生成模式控制信号表示数据生成的方式，分为自动生成模式和手动生成模式，分别实现根据所述自动发送定时参数确定的固定周期进行数据生成过程或通过所述手动发送指令进行手动数据生成过程；
所述自动发送定时参数控制信号表示在所述自动生成模式下每次数据生成过程的间隔时间；
所述手动发送指令控制信号表示在所述手动生成模式下触发一次数据生成过程；
所述是否帧计数指令控制信号表示是否在数据生成的数据帧的某个位置表示数据帧计数信息，该位置信息由所述帧计数位置信息控制信号表示；
所述数据生成过程为实现对读取的所述数据缓存的数据按一定数据格式进行数据组帧的过程。
进一步的，步骤S3中，所述数据复接步骤通过数据复接器实现，所述数据复接器连接若干所述数据生成器；
所述数据复接器分别对所述数据生成器的生成数据、外部接口数据进行读取，根据所述总线解析模块解析出的数据源选择控制信号对所述生成数据与所述外部接口数据进行选择，并根据所述控制信号对各路选择后的数据进行数据复接，按一定格式生成复接数据。
进一步的，根据所述总线解析模块解析出的控制信号包括各路数据复接使能标志和复接帧头数据，其中：
所述数据复接使能标志表示该路数据是否进行数据复接；
所述复接帧头数据表示生成复接数据中复接数据的帧头信息，一次数据生成过程得到的数据帧长度大于一个复接帧长度，则数据帧通过多个复接帧实现，每个复接帧的帧头表示该帧数据在数据帧中的位置，包括头帧信息、中部帧信息和尾帧信息。
本发明由于采用以上技术方案，使之与现有技术相比，具有以下的优点和积极效果：
本发明基于FPGA平台，便于计算机实时更新合成数据，数据的产生方式与控制由计算机进行实施操作，数据合成的模式及参数控制由计算机进行实时操作。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。附图中：
图1是本发明一种基于FPGA可配置数据仿真合成方法的流程图；
图2是本发明一种基于FPGA可配置数据仿真合成方法的数据生成器生成数据时序图；
图3是本发明一种基于FPGA可配置数据仿真合成方法的数据复接器输出数据时序图。
具体实施方式
以下将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整的描述和讨论，显然，这里所描述的仅仅是本发明的一部分实例，并不是全部的实例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示，本实施例公开了一种基于FPGA可配置数据仿真合成方法，包括以下步骤：
步骤S1：对计算机总线数据进行总线数据解析，产生数据信息、地址信息及控制信号；
步骤S2：根据控制信号对特定地址范围数据按一定数据格式进行数据生成；
步骤S3：根据控制信号对生成的数据与外部接口数据进行选择，并根据控制信号得到的数据复接策略对选择后的各路数据进行数据复接。
具体地，在步骤S1中，所述总线数据解析步骤通过总线数据解析模块实现，所述总线数据解析模块连接所述计算机总线和若干数据缓存；所述总线数据解析模块通过对计算机总线的数据线、地址线及控制信号进行解析，生成数据信息、地址信息及指令信息。其中，所述计算机总线为CPCI数据总线，每个所述数据缓存为一个双端口块存储器，通过地址线、数据线及读写控制端口进行存储器读写操作。
具体地，在步骤S2中，所述数据生成步骤通过若干数据生成器实现，若干所述数据生成器的输入端对应连接若干所述数据缓存，其输出端对应连接数据复接器；
每个所述数据生成器对其对应的所述数据缓存的数据进行读取，并根据所述总线解析模块解析出的控制信号，对读取的所述数据缓存的数据按一定数据格式进行数据生成。
进一步的，根据所述总线解析模块解析出的控制信号包括数据长度、数据生成模式、自动发送定时参数、手动发送指令、是否帧计数指令及帧计数位置信息，其中：
所述数据长度控制信号表示该路数据每帧数据的长度，所述数据生成器根据该控制信号从所述数据缓存中读取相应数量的数据信息，并生成对应长度的数据帧；
所述数据生成模式控制信号表示数据生成的方式，分为自动生成模式和手动生成模式，分别实现根据所述自动发送定时参数确定的固定周期进行数据生成过程或通过所述手动发送指令进行手动数据生成过程；
所述自动发送定时参数控制信号表示在所述自动生成模式下每次数据生成过程的间隔时间；
所述手动发送指令控制信号表示在所述手动生成模式下触发一次数据生成过程；
所述是否帧计数指令控制信号表示是否在数据生成的数据帧的某个位置表示数据帧计数信息，该位置信息由所述帧计数位置信息控制信号表示；
所述数据生成过程为实现对读取的所述数据缓存的数据按一定数据格式进行数据组帧的过程。
具体地，在步骤S3中，所述数据复接步骤通过数据复接器实现，所述数据复接器连接若干所述数据生成器；
所述数据复接器分别对所述数据生成器的生成数据、外部接口数据进行读取，根据所述总线解析模块解析出的数据源选择控制信号对所述生成数据与所述外部接口数据进行选择，并根据所述控制信号对各路选择后的数据进行数据复接，按一定格式生成复接数据。
进一步的，根据所述总线解析模块解析出的控制信号包括各路数据复接使能标志和复接帧头数据，其中：
所述数据复接使能标志表示该路数据是否进行数据复接；
所述复接帧头数据表示生成复接数据中复接数据的帧头信息，一次数据生成过程得到的数据帧长度大于一个复接帧长度，则数据帧通过多个复接帧实现，每个复接帧的帧头表示该帧数据在数据帧中的位置，包括头帧信息、中部帧信息和尾帧信息。
具体实施例：
在本实施方式中，一种可配置数据仿真合成方法由FPGA芯片实施，其型号为Xilinx公司生产的XC4VSX55-10FFG1148。XC4VSX55是Xilinx公司推出的Virtex-4系列高性能FPGA，内嵌了512个专用18-bit×18-bit硬件乘法器和48bit乘累加结构的DSP48模块，这是Virtex-4系列所有芯片中数量最多的，专用于数字信号处理领域，可以在硬件上实现数据的并行处理，主要完成那些对实时性要求高、复杂而又重复的数据处理工作。本发明根据系统实现资源需求情况，确定选择容量最大的XC4VSX55。芯片采用FF1148封装形式。
本实施方式中的总线数据通过总线控制器实现计算机与FPGA的数据交互。本案例采用PCI9054芯片作为PCI控制器，PCI9054是由美国PLX公司生产的先进的PCI控制器，符合PCI总线规范，突发传输速率达到132MB/s，支持主模式、从模式、DMA传输方式，功能强大，配置灵活，广泛应用于适配卡和嵌入式系统中。
本实施方式中，计算机发送8路数据进行数据复接，以地址的不同为区分，计算机传输给FPGA不同的指令。
表1
参考表1，每个地址对应8bit指令，指令包括数据源选择、数据长度、数据生成模式、自动发送定时参数、手动发送指令、是否帧计数指令、帧计数位置信息、数据复接使能标志、复接帧头数据等。
| 地址 | 数据类型 |
| 0x60000000～0x6000003ff | 第1路数据存储空间 |
| 0x60000400～0x6000007ff | 第2路数据存储空间 |
| 0x60000800～0x600000bff | 第3路数据存储空间 |
| 0x60000c00～0x600000fff | 第4路数据存储空间 |
| 0x60001000～0x6000013ff | 第5路数据存储空间 |
| 0x60001400～0x6000017ff | 第6路数据存储空间 |
| 0x60001800～0x600001bff | 第7路数据存储空间 |
| 0x60001c00～0x600001fff | 第8路数据存储空间 |
表2
参考表2，对于每路数据，总线分配特定地址存储每路数据。每路数据存储大小为1024字节。
本实施方式中，数据生成器生成数据时序与外部接口数据时序一致。参考图2，接口时序由选通信号、码同步时钟及数据组成。时钟频率为1MHz。数据长度可由控制信号数据长度控制。数据生成器产生的数据由计算机下发，数据复接器根据控制信号数据源选择对生成的数据与外部接口数据进行选择。
本实施方式中，数据复接器输出的数据由36个字节组成。其中第一个字节代表哪一路数据，由三个不同的字节数值代表数据的包括头帧信息、中部帧信息和尾帧信息；后35个字节表示数据。参考图3，接口时序由码同步时钟、数据帧标志及数据组成。数据帧标志代表数据的开始位置。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
Claims (6)
1.一种基于FPGA可配置数据仿真合成方法，其特征在于，包括以下步骤：
步骤S1：对计算机总线数据进行总线数据解析，产生数据信息、地址信息及控制信号；
步骤S2：根据控制信号对特定地址范围数据按一定数据格式进行数据生成；
步骤S3：根据控制信号对生成的数据与外部接口数据进行选择，并根据控制信号得到的数据复接策略对选择后的各路数据进行数据复接。
2.根据权利要求1所述的一种基于FPGA可配置数据仿真合成方法，其特征在于，步骤S1中，所述总线数据解析步骤通过总线解析模块实现，所述总线解析模块连接所述计算机总线和若干数据缓存；所述总线解析模块通过对计算机总线的数据线、地址线及控制信号进行解析，生成数据信息、地址信息及指令信息，所述计算机总线为CPCI数据总线，每个所述数据缓存为一个双端口块存储器，通过地址线、数据线及读写控制端口进行存储器读写操作。
3.根据权利要求2所述的一种基于FPGA可配置数据仿真合成方法，其特征在于，步骤S2中，所述数据生成步骤通过若干数据生成器实现，若干所述数据生成器的输入端对应连接若干所述数据缓存，其输出端对应连接数据复接器；
每个所述数据生成器对其对应的所述数据缓存的数据进行读取，并根据所述总线解析模块解析出的控制信号，对读取的所述数据缓存的数据按一定数据格式进行数据生成。
4.根据权利要求3所述的一种基于FPGA可配置数据仿真合成方法，其特征在于，根据所述总线解析模块解析出的控制信号包括数据长度、数据生成模式、自动发送定时参数、手动发送指令、是否帧计数指令及帧计数位置信息，其中：
所述数据长度控制信号表示该路数据每帧数据的长度，所述数据生成器根据该控制信号从所述数据缓存中读取相应数量的数据信息，并生成对应长度的数据帧；
所述数据生成模式控制信号表示数据生成的方式，分为自动生成模式和手动生成模式，分别实现根据所述自动发送定时参数确定的固定周期进行数据生成过程或通过所述手动发送指令进行手动数据生成过程；
所述自动发送定时参数控制信号表示在所述自动生成模式下每次数据生成过程的间隔时间；
所述手动发送指令控制信号表示在所述手动生成模式下触发一次数据生成过程；
所述是否帧计数指令控制信号表示是否在数据生成的数据帧的某个位置表示数据帧计数信息，该位置信息由所述帧计数位置信息控制信号表示；
所述数据生成过程为实现对读取的所述数据缓存的数据按一定数据格式进行数据组帧的过程。
5.根据权利要求3所述的一种基于FPGA可配置数据仿真合成方法，其特征在于，步骤S3中，所述数据复接步骤通过数据复接器实现，所述数据复接器连接若干所述数据生成器；
所述数据复接器分别对所述数据生成器的生成数据、外部接口数据进行读取，根据所述总线解析模块解析出的数据源选择控制信号对所述生成数据与所述外部接口数据进行选择，并根据所述控制信号对各路选择后的数据进行数据复接，按一定格式生成复接数据。
6.根据权利要求5所述的一种基于FPGA可配置数据仿真合成方法，其特征在于，根据所述总线解析模块解析出的控制信号包括各路数据复接使能标志和复接帧头数据，其中：
所述数据复接使能标志表示该路数据是否进行数据复接；
所述复接帧头数据表示生成复接数据中复接数据的帧头信息，一次数据生成过程得到的数据帧长度大于一个复接帧长度，则数据帧通过多个复接帧实现，每个复接帧的帧头表示该帧数据在数据帧中的位置，包括头帧信息、中部帧信息和尾帧信息。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010009326.6A CN111221716B (zh) | 2020-01-02 | 2020-01-02 | 一种基于fpga可配置数据仿真合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010009326.6A CN111221716B (zh) | 2020-01-02 | 2020-01-02 | 一种基于fpga可配置数据仿真合成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111221716A CN111221716A (zh) | 2020-06-02 |
| CN111221716B true CN111221716B (zh) | 2023-02-07 |
Family
ID=70825938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010009326.6A Active CN111221716B (zh) | 2020-01-02 | 2020-01-02 | 一种基于fpga可配置数据仿真合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111221716B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
| CN1283929A (zh) * | 2000-09-05 | 2001-02-14 | 中国科学院空间科学与应用研究中心 | 实时地面数据传输链路控制装置及设计方法 |
| CN101477504A (zh) * | 2009-02-19 | 2009-07-08 | 浙江中控技术股份有限公司 | 数据传输系统及数据传输方法 |
| CN102932699A (zh) * | 2012-11-19 | 2013-02-13 | 中国航天科技集团公司第五研究院第五一三研究所 | 一种星载多路数据高速复接装置 |
| CN106990747A (zh) * | 2017-02-28 | 2017-07-28 | 深圳市麦格米特控制技术有限公司 | 一种plc指令执行器 |
| CN109981162A (zh) * | 2019-03-27 | 2019-07-05 | 北京空间飞行器总体设计部 | 适用于惯性空间指向空间天文卫星的数据处理与传输系统 |
-
2020
- 2020-01-02 CN CN202010009326.6A patent/CN111221716B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
| CN1283929A (zh) * | 2000-09-05 | 2001-02-14 | 中国科学院空间科学与应用研究中心 | 实时地面数据传输链路控制装置及设计方法 |
| CN101477504A (zh) * | 2009-02-19 | 2009-07-08 | 浙江中控技术股份有限公司 | 数据传输系统及数据传输方法 |
| CN102932699A (zh) * | 2012-11-19 | 2013-02-13 | 中国航天科技集团公司第五研究院第五一三研究所 | 一种星载多路数据高速复接装置 |
| CN106990747A (zh) * | 2017-02-28 | 2017-07-28 | 深圳市麦格米特控制技术有限公司 | 一种plc指令执行器 |
| CN109981162A (zh) * | 2019-03-27 | 2019-07-05 | 北京空间飞行器总体设计部 | 适用于惯性空间指向空间天文卫星的数据处理与传输系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111221716A (zh) | 2020-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109783954B (zh) | 一种ies联合fpga硬件仿真加速系统 | |
| TWI447578B (zh) | 用於以封包切換為基礎的邏輯複製之方法和系統 | |
| US9646120B1 (en) | Method and system for trace compaction during emulation of a circuit design | |
| US20030144828A1 (en) | Hub array system and method | |
| TWI416316B (zh) | 用於產生資料處理設備之追蹤串流的技術 | |
| CN103714038B (zh) | 一种数据处理方法和装置 | |
| CN102713864A (zh) | 用于基于分组转换的逻辑复制的方法和系统 | |
| CN112162706A (zh) | 一种硬盘管理方法、装置、设备及机器可读存储介质 | |
| CN112364583A (zh) | 一种fpga软硬件协同仿真系统及方法 | |
| US20060007245A1 (en) | Image composing system and a method thereof | |
| CN111221716B (zh) | 一种基于fpga可配置数据仿真合成方法 | |
| CN111639047B (zh) | 一种星载数据合路复接器测试装置及方法 | |
| CN106970842A (zh) | 一种动态可重构实时信号处理负载平衡系统 | |
| US7359994B1 (en) | Split-transaction bus decoder | |
| US8074192B2 (en) | Verification support apparatus, verification support method, and computer product | |
| CN102854801A (zh) | 一种基于分时复用的大数据量fpga仿真测试方法 | |
| CN116414765A (zh) | 一种fpga芯片、透传方法、逻辑测试模块和方法 | |
| CN103561360A (zh) | 串行处理光传送网开销的装置及方法 | |
| CN111313997B (zh) | 遥感卫星多优先级非均衡速率载荷数据动态复接器模拟系统 | |
| CN107040784B (zh) | 一种视频缓冲处理方法、系统和装置 | |
| CN106776372B (zh) | 基于fpga的仿真数据存取方法及装置 | |
| EP2133797B1 (en) | Dma transfer device and method | |
| CN110955572A (zh) | 一种面向gpu芯片主机接口单元性能仿真方法及平台 | |
| JPH07320027A (ja) | 画像処理装置 | |
| US20230195661A1 (en) | Method for data communication between subregions of an fpga |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |