CN111221377A - COT控制Buck转换器瞬态响应增强电路 - Google Patents

Abstract

本发明提供一种COT控制Buck转换器瞬态响应增强电路，包括：一驱动控制模块、一第一PMOS管、一第一NMOS管、一电感、一电压输出端、一第一电阻、一第一电容、一第二电阻、一第一比较器、一第二比较器、一逻辑控制模块、一RS触发器模块和一定时器模块。本发明的一种COT控制Buck转换器瞬态响应增强电路，采用比较器产生控制信号并用简单的逻辑控制实现瞬态增强的功能，功耗小，所占面积小，并且结构简单易于实现。

Description

COT控制Buck转换器瞬态响应增强电路

技术领域

本发明涉及瞬态响应增强电路领域，尤其涉及一种COT控制Buck转换器瞬态响应增强电路。

背景技术

相比于线性稳压器，直流-直流(DC-DC)开关电源以其高转换效率的优点被深入研究，并且被广泛应用到很多电子产品中。而降压(Buck)转换器是目前市场上最广泛使用的一种类型。一般有电压控制、电流控制、迟滞控制进行控制，恒定导通时间(COT)控制是在迟滞控制的基础上发展起来的。它的结构简单，不需要误差放大器，系统响应速度快。随着电子技术的发展，许多电子产品都有低功耗的要求，因此会额外设计休眠模式以减小功耗。从休眠模式切换为工作模式时，输出电压会瞬间降低，通过一段时间后才能恢复稳定值，这个恢复时间反映了Buck转换器的瞬态响应性能。

请参阅图1，现有的一种COT控制Buck转换器的基本结构，包括比较器模块Comp1、定时器模块1、RS触发器模块2、驱动控制模块DC、上功率PMOS管P1、下功率NMOS管N1等。输出电压V_out与参考电压V_in1通过比较器模块Comp1进行比较，当V_out低于V_in1时，比较器模块Comp1向RS触发器模块2的S端输出高电平，这时RS触发器模块2的反向输出端QB输出低电平信号PG，PG经过驱动控制模块DC产生驱动上功率PMOS管P1和下功率NMOS管N1的信号DRIVE_P和DRIVE_N，使上功率PMOS管P1导通、下功率NMOS管N1关断，开始充电。充电时间的长短由定时器模块1决定，当充电时间到达后，定时器模块1向RS触发器模块2的R端发送一个高电平的短脉冲，RS触发器模块2的反向输出端QB输出高电平信号PG，然后经过驱动控制模块DC产生驱动上功率PMOS管P1和下功率NMOS管N1的信号DRIVE_P和DRIVE_N，使上功率PMOS管P1关断、下功率NMOS管N1导通，开始放电。使V_out值降低，直至低于V_in1后进入下一个开关周期。

请参阅图1和图2，RS触发器模块2的S端、R端、驱动信号DRIVE_P、输出电压V_out和输出电流I的负载瞬态响应波形图如图2所示，当Buck转换器从轻载切换到重载时，输出电压V_out会产生一个下冲，导致V_out＜V_in1，因此比较器模块Comp1向RS触发器模块2的S端送出高电平信号，此时RS触发器模块2的QB端输出低电平信号PG，通过驱动控制模块DC产生驱动信号DRIVE_P使上功率PMOS管P1导通，进入充电阶段，输出电压V_out逐渐上升。但是当充电时间达到后，定时器模块1触发RS触发器模块2，即QB端输出信号PG跳变为高电平，通过驱动控制模块DC产生驱动信号DRIVE_P使上功率PMOS管P1关断，进入放电阶段，输出电压V_out下降，会减缓输出电压恢复到稳定值的速度。从图2中可以看出，下冲电压为ΔV1，恢复时间为ΔT1。

现有技术采用不同的方式来实现瞬态增强的功能。例如使用跨导放大器去检测输出电压的变化，然后跨导放大器的输出电流要进一步放大，通过电流对电容的充电来得到控制信号以增大上功率管导通时间，从而缩短输出电压的恢复时间,具体电路实现原理图见图3所示，这样的实现方式为了能够快速反映输出电压的变化，对放大器的要求高，高精度的放大器功耗比较大，造成负载切换时损耗增大，并且设计复杂繁琐；例如使用数字LDO与Buck转换器并联，在负载跳变时为负载提供单独的供电通路，以减小输出电压下冲及恢复时间。这样的方式虽然能够改善Buck转换器的负载瞬态响应，但是由于增加了LDO模块导致芯片面积增大；例如在Buck转换器内部使用额外的电压补偿电路来增加上功率管的导通时间以减小输出电压的下冲和恢复时间，这种方法增加了电路的复杂度和设计难度，实用性不强。

可见，现有的技术存在功耗大、占用面积大，电路系统的复杂度和实现难度大等问题。

发明内容

针对上述现有技术中的不足，本发明提供一种COT控制Buck转换器瞬态响应增强电路，采用比较器产生控制信号并用简单的逻辑控制实现瞬态增强的功能，功耗小，所占面积小，并且结构简单易于实现。

为了实现上述目的，本发明提供一种COT控制Buck转换器瞬态响应增强电路，包括：

一驱动控制模块；

一第一PMOS管，所述第一PMOS管的栅极连接所述驱动控制模块，所述第一PMOS管的源极连接一电压输入端；

一第一NMOS管，所述第一NMOS管的栅极连接所述驱动控制模块，所述第一NMOS管的源极连接一接地端，所述第一NMOS管的漏极连接所述第一PMOS管的漏极；

一电感，所述电感的第一端连接所述第一PMOS管的漏极；

一电压输出端，所述电压输出端连接所述电感的第二端；

一第一电阻，

一第一电容，所述第一电阻和所述第一电容串联于所述电压输出端与所述接地端之间；

一第二电阻，所述第二电阻连接于所述电压输出端与所述接地端之间；

一第一比较器，所述第一比较器的正相输入端连接一第一基准电压输入端，所述第一比较器的反相输入端连接所述电压输出端；

一第二比较器，所述第二比较器的正相输入端连接一第二基准电压输入端，所述第二比较器的反相输入端连接所述电压输出端；

一逻辑控制模块，所述逻辑控制模块的第一输入端连接所述第一比较器，所述逻辑控制模块的第二输入端连接所述第二比较器，所述逻辑控制模块的第三输入端连接一定时器模块；

一RS触发器模块，所述RS触发器模块的S端连接所述逻辑控制模块的第一输出端，所述RS触发器模块的R端连接所述逻辑控制模块的第二输出端；所述RS触发器模块的反向输出端连接所述驱动控制模块；和

所述定时器模块，所述定时器模块连接所述第一基准电压输入端、所述逻辑控制模块的第三输入端和所述RS触发器模块的反向输出端。

优选地，所述第二比较器包括：

一第二PMOS管，所述第二PMOS管的源极连接所述电压输入端，所述第二PMOS管的漏极连接所述第二PMOS管的栅极；

一第一电流源，所述第一电流源连接于所述第二PMOS管的漏极与所述接地端之间；

一第三PMOS管，所述第三PMOS管的源极连接所述电压输入端，所述第三PMOS管的栅极连接所述第二PMOS管的栅极；

一第二电容，所述第二电容连接于所述第三PMOS管漏极与所述接地端之间；

一第四PMOS管，所述第四PMOS管的源极连接所述电压输入端，所述第四PMOS管的漏极连接所述第四PMOS管的栅极；

一第二电流源，所述第二电流源连接于所述第四PMOS管的漏极与所述接地端之间；

一第五PMOS管，所述第五PMOS管的源极连接所述电压输入端，所述PMOS管的栅极连接所述第四PMOS管的栅极；

一第六PMOS管，所述第六PMOS管的源极连接所述第五PMOS管的漏极，所述第六POS管的栅极连接所述第三PMOS管的漏极；

一第七PMOS管，所述第七PMOS管的源极连接所述电压输入端，所述第七PMOS管的漏极连接所述第七PMOS管的栅极；

一第二NMOS管，所述第二NMOS管的漏极连接所述第七PMOS管的漏极，所述第二NMOS管的源极连接所述接地端；

一第八PMOS管，所述第八PMOS管的源极连接所述第五PMOS管的漏极，所述第八PMOS管的栅极连接所述电压输出端；

一第三NMOS管，所述第三NMOS管的漏极连接所述第八PMOS管的漏极，所述第三NMOS管的栅极连接所述第二NMOS管的栅极和所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述接地端；

一第九PMOS管，所述第九PMOS管的源极连接所述第五PMOS管的漏极，所述第九PMOS管的栅极连接所述第二基准电压输入端；

一第四NMOS管，所述第四NMOS管的漏极连接所述第九PMOS管的漏极和所述第六PMOS管的漏极，所述第四NMOS管的源极连接所述接地端；

一第十PMOS管，所述第十PMOS管的源极连接所述电源输入端，所述第十PMOS管的栅极连接所述第七PMOS管的栅极；和

一第五NMOS管，所述第五NMOS管的漏极连接所述第十PMOS管的漏极和所述逻辑控制模块的第二输入端，所述第五NMOS管的栅极连接所述第四NMOS管的栅极，所述第五NMOS管的源极连接所述接地端。

优选地，所述逻辑控制模块包括：

一第一反相器，所述第一反相器的输入端连接所述第一比较器；

一第二反相器，所述第二反相器的输入端连接所述定时器模块；

一第三反相器，所述第三反相器的输入端连接所述第二比较器；

一第一或非门，所述第一或非门的第一输入端连接所述第一比较器，所述第一或非门的第二输入端连接所述第二反相器的输出端；

一第二或非门，所述第二或非门的第一输入端连接所述第一反相器的输出端，所述第二或非门的第二输入端连接所述第一或非门的输出端；所述第二或非门的输出端连接所述RS触发器模块的S端；

一第三或非门，所述第三或非门的第一输入端连接所述第一反相器的输出端，所述第三或非门的第二输入端连接所述第三反相器的输出端；和

一第四或非门，所述第四或非门的第一输入端连接所述第二反相器的输出端，所述第四或非门的第二输入端连接所述第三或非门的输出端，所述第四或非门的输出端连接所述RS触发器模块的R端。

本发明由于采用了以上技术方案，使其具有以下有益效果：

优化了现有COT控制Buck转换器从轻载跳变为重载的瞬态响应差的问题，通过TE控制信号，使得在发生轻载切换为重载时RS触发器模块的QB端的输出信号PG始终为低电平，QB端的输出信号与定时器的输出无关，第一PMOS管P1在Buck转换器输出电压恢复稳定的时间内一直导通，使用简单的逻辑控制就可以有效改进输出电压的恢复时间和下冲电压，避免了复杂设计，结构简单，易于实现，实用性强，并且面积小、功耗也小。

附图说明

图1为现有COT控制Buck转换器电路的电路图；

图2为现有COT控制Buck转换器电路的负载瞬态响应波形图；

图3为现有的一种用于Buck转换器的瞬态增强电路；

图4为本发明实施例的COT控制Buck转换器瞬态响应增强电路的电路图；

图5为本发明实施例的第二比较器的电路图；

图6为本发明实施例的逻辑控制模块的电路图；

图7为本发明实施例的COT控制Buck转换器瞬态响应增强电路的负载瞬态响应波形图。

具体实施方式

下面根据附图4～图7，给出本发明的较佳实施例，并予以详细描述，使能更好地理解本发明的功能、特点。

请参阅图4，本发明实施例的一种COT控制Buck转换器瞬态响应增强电路，包括：一驱动控制模块DC；一第一PMOS管P1、一第一NMOS管N1、一电感L、一电压输出端V_out、一第一电阻R_esr、一第一电容C、一第二电阻R_load、一第一比较器Comp1、一第二比较器Comp2、一逻辑控制模块3、一RS触发器模块2和一定时器模块1。

第一PMOS管P1的栅极连接驱动控制模块DC，第一PMOS管P1的源极连接一电压输入端VDD。第一NMOS管N1的栅极连接驱动控制模块DC，第一NMOS管N1的源极连接一接地端，第一NMOS管N1的漏极连接第一PMOS管P1的漏极。电感L的第一端连接第一PMOS管P1的漏极。电压输出端V_out连接电感L的第二端。第一电阻R_esr和第一电容C串联于电压输出端V_out与接地端之间。第二电阻R_load连接于电压输出端V_out与接地端之间。第一比较器Comp1的正相输入端连接一第一基准电压输入端V_in1，第一比较器Comp1的反相输入端连接电压输出端V_out。第二比较器Comp2的正相输入端连接一第二基准电压输入端V_in2，第二比较器Comp2的反相输入端连接电压输出端V_out。逻辑控制模块3的第一输入端连接第一比较器Comp1，逻辑控制模块3的第二输入端连接第二比较器Comp2，逻辑控制模块3的第三输入端连接定时器模块1。RS触发器模块2的S端连接逻辑控制模块3的第一输出端，RS触发器模块2的R端连接逻辑控制模块3的第二输出端；RS触发器模块2的反向输出端QB连接驱动控制模块DC；定时器模块1连接第一基准电压输入端V_in1、逻辑控制模块3第三输入端和RS触发器模块2的反相输出端。

请参阅图5，第二比较器Comp2包括：一第二PMOS管MP0、一第一电流源I1、一第三PMOS管MP1、一第二电容C1、一第四PMOS管MP2、一第二电流源I2、一第五PMOS管MP3、一第六PMOS管MP4、一第七PMOS管MP5、一第二NMOS管MN0、一第八PMOS管MP6、一第三NMOS管MN1、一第九PMOS管MP7、一第四NMOS管MN2、一第十PMOS管MP8和一第五NMOS管MN3。

第二PMOS管MP0的源极连接电压输入端V_DD，第二PMOS管MP0的漏极连接第二PMOS管MP0的栅极。第一电流源I1连接于第二PMOS管MP0的漏极与接地端之间，接地电压为V_ss。第三PMOS管MP1的源极连接电压输入端V_DD，第三PMOS管MP1的栅极连接第二PMOS管MP0的栅极。第二电容C1连接于第三PMOS管MP1漏极与接地端之间。第四PMOS管MP2的源极连接电压输入端V_DD，第四PMOS管MP2的漏极连接第四PMOS管MP2的栅极。第二电流源I2连接于第四PMOS管MP2的漏极与接地端之间。第五PMOS管MP3的源极连接电压输入端V_DD，PMOS管的栅极连接第四PMOS管MP2的栅极。第六PMOS管MP4的源极连接第五PMOS管MP3的漏极，第六POS管的栅极连接第三PMOS管MP1的漏极。第七PMOS管MP5的源极连接电压输入端V_DD，第七PMOS管MP5的漏极连接第七PMOS管MP5的栅极。第二NMOS管MN0的漏极连接第七PMOS管MP5的漏极，第二NMOS管MN0的源极连接接地端。第八PMOS管MP6的源极连接第五PMOS管MP3的漏极，第八PMOS管MP6的栅极连接电压输出端V_out。第三NMOS管MN1的漏极连接第八PMOS管MP6的漏极，第三NMOS管MN1的栅极连接第二NMOS管MN0的栅极和第三NMOS管MN1的漏极，第三NMOS管MN1的源极连接接地端。第九PMOS管MP7的源极连接第五PMOS管MP3的漏极，第九PMOS管MP7的栅极连接第二基准电压输入端V_in2。第四NMOS管MN2的漏极连接第九PMOS管MP7的漏极和第六PMOS管MP4的漏极，第四NMOS管MN2的源极连接接地端。第十PMOS管MP8的源极连接电源输入端，第十PMOS管MP8的栅极连接第七PMOS管MP5的栅极。第五NMOS管MN3的漏极连接第十PMOS管MP8的漏极和逻辑控制模块3的第二输入端，第五NMOS管MN3的栅极连接第四NMOS管MN2的栅极，第五NMOS管MN3的源极连接接地端。

请参阅图4和图5，其中，第二PMOS管MP0、第三PMOS管MP1、第四PMOS管MP2、第五PMOS管MP3分别构成电流镜。第八PMOS管MP6和第九PMOS管MP7构成了差分对管。第三NMOS管MN1和第四NMOS管MN2构成了差分对管的有源负载。第五NMOS管MN3和第十PMOS管MP8构成了共源放大器；第二NMOS管MN0和第七PMOS管MP5同样也构成了共源放大器；刚上电时，第二电容C1开始充电。节点A的电压V_A增大，此时V_out<V_in2，使第二比较器Comp2的输出端的信号TE产生高电平信号，V_out开始充电，当充电至V_out>V_A时，第二比较器Comp2的输出端的信号翻转为低电平，V_out停止充电，随着节点A的电压V_A不断地增大，到V_out<V_A时，第二比较器Comp2的输出端信号又翻转为高电平，V_out继续充电。通过对V_out间歇式地充电，使其在启动阶段缓慢上升，不会产生很大的过冲。当输出电压建立并稳定后，第二比较器Comp2的输出端信号TE产生低电平信号，逻辑控制模块3不起作用。直到发生轻载跳变为重载时，输出电压会产生下冲，此时V_out<V_in2，第二比较器Comp2的输出端产生高电平信号并送入逻辑控制模块3，使得逻辑控制模块3的输出不受定时器输出端的影响，使图4中RS触发器模块2的输入端一直保持S＝1、R＝0不变，这样RS触发器模块2的反向输出端QB的输出信号PG就始终为低电平信号，在输出电压恢复稳定的这段时间内第一PMOS管P1一直导通，这样就缩短了恢复时间，改进了从轻载跳变为重载时的负载瞬态响应。

请参阅图4和图6，逻辑控制模块3包括：一第一反相器A1、一第二反相器A2、第三反相器A3、第一或非门Q1、一第二或非门Q2、一第三或非门Q3和一第四或非门Q4。

其中，第一反相器A1的输入端连接第一比较器Comp1。第二反相器A2的输入端连接定时器模块1。第三反相器A3的输入端连接第二比较器Comp2；第一或非门Q1的第一输入端连接第一比较器Comp1，第一或非门Q1的第二输入端连接第二反相器A2的输出端。第二或非门Q2的第一输入端连接第一反相器A1的输出端，第二或非门Q2的第二输入端连接第一或非门Q1的输出端；第二或非门Q2的输出端连接RS触发器模块2的S端。第三或非门Q3的第一输入端连接第一反相器A1的输出端，第三或非门Q3的第二输入端连接第三反相器A3的输出端。第四或非门Q4的第一输入端连接第二反相器A2的输出端，第四或非门Q4的第二输入端连接第三或非门Q3的输出端，第四或非门Q4的输出端连接RS触发器模块2的R端。

第二比较器Comp2的输出信号TE为高电平，且第一比较器Comp1的输出信号S′和定时器模块1的输出信号R′同时为高电平时，输出S＝1，R＝0，触发器被置位，其余情况下，输出S和R跟随输入S′和R′的值；当信号TE为低电平，且S′和R′同时为高电平时，输出S＝0，R＝1，触发器被复位，其余情况下，输出S和R跟随输入S′和R′的值。这样的逻辑控制模块3实现了：在输出电压恢复稳定的这段时间内避免出现如图2所示的S＝1、R＝1的情况，使DRIVE_P始终为低电平，让第一PMOS管P1一直保持导通状态，就可以优化输出电压恢复到稳定值的时间。

请参阅图4～图6，下面结合COT控制Buck电路对本发明的具体工作过程进行阐述：

将输出电压V_out与输入基准电压V_in2进行比较，当轻载跳变为重载时，V_out小于V_in2，第二比较器Comp2输出端产生高电平信号并送入逻辑控制模块3的TE端，第一比较器Comp1输出端产生高电平信号并送入逻辑控制模块3的S′端，此时定时器模块1输出端产生低电平信号并送入逻辑控制模块3的R′端，上述所有信号通过逻辑控制模块3后得到S＝1、R＝0，以使RS触发器模块2被置位，即RS触发器模块2的反向输出端QB输出信号PG为低电平，经过驱动控制模块DC后产生低电平的DRIVE_P信号，使第一PMOS管P1导通，开始充电，V_out逐渐上升；当充电时间达到定时器模块1的恒定导通时间后，定时器模块1输出端产生高电平信号并送入逻辑控制模块3的R′端，由于逻辑控制模块3的作用，RS触发器模块2的输入端的状态可以维持之前的值，即S＝1、R＝0，这样就避免了如图2中所示的S＝1、R＝1的情况发生，使第一PMOS管P1在负载瞬态响应的恢复时间内一直保持导通状态以减小恢复时间。

请参阅图4和图7，其示出了采用本发明后COT控制Buck转换器，在输出电流从轻载跳变为重载时输出电流I、输出电压V_out、驱动第一PMOS管P1的控制信号DRIVE_P、逻辑控制模块3的TE端、逻辑控制模块3的S′端和逻辑控制模块3的R′端的波形图。通过比较图2和图7，可以发现采用本发明后，当输出电压V_out产生一个下冲时，TE信号跳变为高电平，控制信号DRIVE_P始终为低电平，与定时器模块1输出端无关，第一PMOS管P1在恢复时间内一直导通。恢复时间从ΔT1缩短为ΔT2，输出电压下冲从ΔV1减小为ΔV2，有效优化了从轻载跳变为重载时的瞬态响应。

请参阅图4～图6，本发明实施例的一种COT控制Buck转换器瞬态响应增强电路，其第二比较器Comp2内部含有软启动电路，通过对输出电压的间歇式充电避免了刚启动时出现浪涌电流。而逻辑控制模块3在Buck转换器从轻载切换到重载时能够维持RS触发器模块2一直处于置位状态，保证在Buck转换器输出电压恢复稳定的时间内第一PMOS管P1一直导通以减小恢复时间。

以上结合附图实施例对本发明进行了详细说明，本领域中普通技术人员可根据上述说明对本发明做出种种变化例。因而，实施例中的某些细节不应构成对本发明的限定，本发明将以所附权利要求书界定的范围作为本发明的保护范围。

Claims (3)

1.一种COT控制Buck转换器瞬态响应增强电路，其特征在于，包括：

一驱动控制模块；

一第一PMOS管，所述第一PMOS管的栅极连接所述驱动控制模块，所述第一PMOS管的源极连接一电压输入端；

一第一NMOS管，所述第一NMOS管的栅极连接所述驱动控制模块，所述第一NMOS管的源极连接一接地端，所述第一NMOS管的漏极连接所述第一PMOS管的漏极；

一电感，所述电感的第一端连接所述第一PMOS管的漏极；

一电压输出端，所述电压输出端连接所述电感的第二端；

一第一电阻，

一第一电容，所述第一电阻和所述第一电容串联于所述电压输出端与所述接地端之间；

一第二电阻，所述第二电阻连接于所述电压输出端与所述接地端之间；

一第一比较器，所述第一比较器的正相输入端连接一第一基准电压输入端，所述第一比较器的反相输入端连接所述电压输出端；

一第二比较器，所述第二比较器的正相输入端连接一第二基准电压输入端，所述第二比较器的反相输入端连接所述电压输出端；

一逻辑控制模块，所述逻辑控制模块的第一输入端连接所述第一比较器，所述逻辑控制模块的第二输入端连接所述第二比较器，所述逻辑控制模块的第三输入端连接一定时器模块；

一RS触发器模块，所述RS触发器模块的S端连接所述逻辑控制模块的第一输出端，所述RS触发器模块的R端连接所述逻辑控制模块的第二输出端；所述RS触发器模块的反向输出端连接所述驱动控制模块；和

所述定时器模块，所述定时器模块连接所述第一基准电压输入端、所述逻辑控制模块的第三输入端和所述RS触发器模块的反向输出端。

2.根据权利要求1所述的COT控制Buck转换器瞬态响应增强电路，其特征在于，所述第二比较器包括：

一第二PMOS管，所述第二PMOS管的源极连接所述电压输入端，所述第二PMOS管的漏极连接所述第二PMOS管的栅极；

一第一电流源，所述第一电流源连接于所述第二PMOS管的漏极与所述接地端之间；

一第三PMOS管，所述第三PMOS管的源极连接所述电压输入端，所述第三PMOS管的栅极连接所述第二PMOS管的栅极；

一第二电容，所述第二电容连接于所述第三PMOS管漏极与所述接地端之间；

一第四PMOS管，所述第四PMOS管的源极连接所述电压输入端，所述第四PMOS管的漏极连接所述第四PMOS管的栅极；

一第二电流源，所述第二电流源连接于所述第四PMOS管的漏极与所述接地端之间；

一第五PMOS管，所述第五PMOS管的源极连接所述电压输入端，所述PMOS管的栅极连接所述第四PMOS管的栅极；

一第六PMOS管，所述第六PMOS管的源极连接所述第五PMOS管的漏极，所述第六POS管的栅极连接所述第三PMOS管的漏极；

一第七PMOS管，所述第七PMOS管的源极连接所述电压输入端，所述第七PMOS管的漏极连接所述第七PMOS管的栅极；

一第二NMOS管，所述第二NMOS管的漏极连接所述第七PMOS管的漏极，所述第二NMOS管的源极连接所述接地端；

一第八PMOS管，所述第八PMOS管的源极连接所述第五PMOS管的漏极，所述第八PMOS管的栅极连接所述电压输出端；

一第三NMOS管，所述第三NMOS管的漏极连接所述第八PMOS管的漏极，所述第三NMOS管的栅极连接所述第二NMOS管的栅极和所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述接地端；

一第九PMOS管，所述第九PMOS管的源极连接所述第五PMOS管的漏极，所述第九PMOS管的栅极连接所述第二基准电压输入端；

一第四NMOS管，所述第四NMOS管的漏极连接所述第九PMOS管的漏极和所述第六PMOS管的漏极，所述第四NMOS管的源极连接所述接地端；

一第十PMOS管，所述第十PMOS管的源极连接所述电源输入端，所述第十PMOS管的栅极连接所述第七PMOS管的栅极；和

一第五NMOS管，所述第五NMOS管的漏极连接所述第十PMOS管的漏极和所述逻辑控制模块的第二输入端，所述第五NMOS管的栅极连接所述第四NMOS管的栅极，所述第五NMOS管的源极连接所述接地端。

3.根据权利要求1所述的COT控制Buck转换器瞬态响应增强电路，其特征在于，所述逻辑控制模块包括：

一第一反相器，所述第一反相器的输入端连接所述第一比较器；

一第二反相器，所述第二反相器的输入端连接所述定时器模块；

一第三反相器，所述第三反相器的输入端连接所述第二比较器；

一第一或非门，所述第一或非门的第一输入端连接所述第一比较器，所述第一或非门的第二输入端连接所述第二反相器的输出端；

一第二或非门，所述第二或非门的第一输入端连接所述第一反相器的输出端，所述第二或非门的第二输入端连接所述第一或非门的输出端；所述第二或非门的输出端连接所述RS触发器模块的S端；

一第三或非门，所述第三或非门的第一输入端连接所述第一反相器的输出端，所述第三或非门的第二输入端连接所述第三反相器的输出端；和

一第四或非门，所述第四或非门的第一输入端连接所述第二反相器的输出端，所述第四或非门的第二输入端连接所述第三或非门的输出端，所述第四或非门的输出端连接所述RS触发器模块的R端。

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