CN111210789A - 移位寄存器及驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本发明提供一种移位寄存器及驱动方法、栅极驱动电路、显示面板，属于显示技术领域，本发明的移位寄存器包括：输入单元，被配置为响应于输入信号，通过工作电平信号对上拉节点进行充电；输出模块，被配置为响应于上拉节点的电位，将第一时钟信号通过信号输出端输出；下拉控制模块，被配置为响应于控制信号，将第二时钟信号输入至下拉节点；下拉模块，被配置为响应于上拉节点的电位，通过非工作电平信号将下拉节点的电位下拉；且第二时钟信号为工作电平信号时，下拉控制模块和下拉模块中仅一者进行工作；存储模块，被配置为将下拉节点的电位进行存储。

Description

移位寄存器及驱动方法、栅极驱动电路、显示面板

技术领域

本发明属于显示技术领域，具体涉及一种移位寄存器及驱动方法、栅极驱动电路、显示面板。

背景技术

随着显示行业的不断发展，液晶显示产品以其低成本、窄边框、轻薄化等优势受到了更多的关注，在此背景下阵列基板栅极驱动技术(Gate Driver on Array，GOA)应运而生。GOA技术是将栅极驱动电路和薄膜晶体管阵列一同做在阵列基板上，通过级联的多个移位寄存器实现像素单元的逐行开启，从而使显示产品显示多彩的画面。

发明人发现现有技术中至少存在如下问题：为了避免移位寄存器中的部分晶体管的电流过大而烧毁，一般将其中的部分晶体管设计为较小的尺寸，保证晶体管的开启电流Ion较小。然而，由于晶体管的开启电流Ion较小，容易导致晶体管的开启程度不充分，从而容易引起放电不充分，在严苛条件下，极易出现信赖性问题，进而导致整个显示面板容易出现闪屏不良。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一，提供一种移位寄存器及驱动方法、栅极驱动电路、显示面板。

解决本发明技术问题所采用的技术方案是一种移位寄存器，所述移位寄存器包括：输入模块、输出模块、下拉控制模块、下拉模块和存储模块；

所述输入单元被配置为响应于输入信号，通过工作电平信号对上拉节点进行充电；所述上拉节点为所述输入模块、所述输出模块与所述下拉模块之间的连接节点；

所述输出模块被配置为响应于所述上拉节点的电位，将第一时钟信号通过信号输出端输出；

所述下拉控制模块被配置为响应于控制信号，将第二时钟信号输入至下拉节点；所述下拉节点为所述下拉控制模块与所述下拉模块之间的连接节点；

所述下拉模块被配置为响应于所述上拉节点的电位，通过非工作电平信号将所述下拉节点的电位下拉；且所述第二时钟信号为工作电平信号时，所述下拉控制模块和所述下拉模块中仅一者进行工作；

所述存储模块被配置为将所述下拉节点的电位进行存储。

可选地，所述下拉控制模块包括：第五晶体管；所述第五晶体管的控制极连接控制信号端，第一极连接第二时钟信号端，第二极连接所述下拉节点；

所述下拉模块包括：第六晶体管；所述第六晶体管的控制极连接所述上拉节点，第一极连接所述下拉节点，第二极连接非工作电平信号端；

所述存储模块包括：第二电容；所述第二电容的一端连接所述下拉节点，另一端连接所述非工作电平信号端。

可选地，所述移位寄存器还包括：第一降噪模块和第二降噪模块；

所述第一降噪模块被配置为响应于所述下拉节点的电位，通过非工作电平信号对所述信号输出端进行降噪；

所述第二降噪模块被配置为响应于所述下拉节点的电位，通过非工作电平信号对所述上拉节点进行降噪。

可选地，所述第一降噪模块包括：第四晶体管；所述第四晶体管的控制极连接所述下拉节点，第一极连接非工作电平信号端，第二极连接所述信号输出端；

所述第二降噪模块包括：第七晶体管；所述第七晶体管的控制极连接所述下拉节点，第一极连接非工作电平信号端，第二极连接所述上拉节点。

可选地，所述移位寄存器还包括：复位模块；

所述复位模块被配置为响应于复位信号，通过非工作电平信号对所述信号上拉节点进行复位。

可选地，所述复位模块包括：第二晶体管；

所述第二晶体管的控制极连接复位信号端，第一极连接非工作电平信号端，第二极连接所述上拉节点。

可选地，所述输入模块包括：第一晶体管；

所述第一晶体管的控制极连接信号输入端，第一极连接工作电平信号端，第二极连接所述上拉节点。

可选地，所述输出模块包括：第三晶体管和第一电容；

所述第三晶体管的控制极连接所述上拉节点，第一极连接第一时钟信号端，第二极连接信号输出端；

所述第一电容的一端连接所述上拉节点，另一端连接所述信号输出端。

解决本发明技术问题所采用的技术方案是一种栅极驱动电路，包括级联的多个如上述提供的移位寄存器；

本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端；

本级所述移位寄存器的复位信号端连接下一级所述移位寄存器的信号输出端；

本级所述移位寄存器的控制信号端连接上一级所述移位寄存器的下拉节点。

解决本发明技术问题所采用的技术方案是一种显示面板，包括如上述提供的栅极驱动电路。

解决本发明技术问题所采用的技术方案是一种移位寄存器的驱动方法，包括：

输入单元响应于输入信号，通过工作电平信号对上拉节点进行充电；所述上拉节点为输入模块、输出模块与下拉模块之间的连接节点；

输出模块响应于所述上拉节点的电位，将第一时钟信号通过信号输出端输出；

下拉控制模块响应于控制信号，将第二时钟信号输入至下拉节点；所述下拉节点为下拉控制模块与下拉模块之间的连接节点；

下拉模块响应于所述上拉节点的电位，通过非工作电平信号将所述下拉节点的电位下拉；且所述第二时钟信号为工作电平信号时，所述下拉控制模块和所述下拉模块中仅一者进行工作；

存储模块将所述下拉节点的电位进行存储。

附图说明

图1为本发明实施例提供的一种移位寄存器模块结构示意图；

图2为本发明实施例提供的一种移位寄存器电路结构示意图；

图3为本发明实施例提供的一种移位寄存器的时序图；

图4为本发明实施例提供的一种栅极驱动电路的结构示意图；

图5为本发明实施例提供的一种移位寄存器的驱动方法流程示意图。

具体实施方式

为使本领域技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

现有的显示面板通常具有显示区和环绕显示区的周边区；在显示区中设置有呈阵列排布的多个像素单元，每个像素单元中设置有像素电路；其中，位于同一行的像素单元连接同一条栅线，位于同一列的像素单元连接同一条数据线。在周边区设置有栅极驱动电路，而栅极驱动电路则包括多个级联的移位寄存器，移位寄存器与栅线一一对应设置，也即每一个移位寄存器则连接一条栅线。在显示每一帧画面时，通过逐级移位寄存器输出栅极扫描信号至与各自对应的栅线，以完成像素电路的逐行扫描，在每一行栅线被扫描的同时，各条数据线将数据电压信号写入该行的像素电路，以点亮该行像素单元。为了避免移位寄存器中的部分晶体管的电流过大而烧毁，一般将其中的部分晶体管设计为较小的尺寸，保证晶体管的开启电流Ion较小。然而，由于晶体管的开启电流Ion较小，容易导致晶体管的开启程度不充分，从而容易引起放电不充分，在严苛条件下，极易出现信赖性问题，进而导致整个显示面板容易出现闪屏不良。对此，在发明中发明人提供如下具体实施方式。

在此需要说明的是，本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以N型晶体管进行说明的，当采用N型晶体管时，第一极为N型晶体管的源极，第二极为N型晶体管的漏极，栅极输入高电平信号时，源漏极导通，P型相反。可以想到的是，采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本发明实施例的保护范围内的。可以理解的是，由于在本发明实施例中以所采用晶体管为N型晶体管为例进行说明，故在本发明实施例中的工作电平信号则是指高电平信号，非工作电平信号为低电平信号；相应的工作电平信号端为高电平信号端，非工作电平信号端为低电平信号端。

实施例一

图1为本发明实施例提供的一种移位寄存器模块结构示意图，如图1所示，本发明实施例提供的为位寄存器包括：输入模块101、输出模块102、下拉控制模块103、下拉模块104和存储模块105。

输入单元101被配置为响应于输入信号，通过高电平信号对上拉节点PU进行充电；上拉节点PU为输入模块101、输出模块102与下拉模块104之间的连接节点。输出模块102被配置为响应于上拉节点PU的电位，将第一时钟信号通过信号输出端Output输出。下拉控制模块103被配置为响应于控制信号，将第二时钟信号输入至下拉节点PD；下拉节点PD为下拉控制模块103与下拉模块104之间的连接节点。下拉模块104被配置为响应于上拉节点PU的电位，通过低电平信号将下拉节点PD的电位下拉，且第二时钟信号为工作电平信号时，下拉控制模块和下拉模块中仅一者进行工作。存储模块105被配置为将下拉节点PD的电位进行存储。

本发明实施例提供的移位寄存器中，可以利用第二时钟信号和控制信号的配合，在第二时钟信号为工作电平信号时，下拉控制模块103和下拉模块104中仅一者进行工作，这样，经过下拉控制模块103输入至下拉节点PD的信号与经过下拉模块输入至下拉节点PD的信号之间相互不影响，因此可以不必将下拉控制模块103和下拉模块104中的晶体管的尺寸刻意做小，从而可以降低制备工艺难度，进而可以节约制备成本。同时，可以使得经过下拉控制模块103和下拉模块104输入至下拉节点PD的信号的电流也不会过小，从而使得下拉节点PD的电位可以达到标准高电平电位或标准低电平电位。再者，第二时钟信号(高电平信号或低电平信号)可以一直为存储模块105充电，使得存储模块105可以将高电平电位或低电平电位存储为下拉节点PD的电位，这样，可以保证受下拉节点PD的电位控制的其他晶体管在工作状态时可以完全开启以及在非工作状态时可以完全关闭，因此可以保证其他晶体管的状态稳定，使得移位寄存器中的信号传输以及输出稳定，从而可以避免在严苛条件下出现信赖性问题，进而避免整个显示面板出现闪屏不良。

如图2所示，具体地，下拉控制模块103包括：第五晶体管M5；第五晶体管M5的栅极连接控制信号端N，源极连接第二时钟信号端CLKB，漏极连接下拉节点PD。下拉模块104包括：第六晶体管M6；第六晶体管M6的栅极连接上拉节点PU，源极连接下拉节点PD，漏极连接低电平信号端VGL。存储模块105包括：第二电容C2；第二电容C2的一端连接下拉节点PD，另一端连接低电平信号端VGL。

当移位寄存器输出高电平信号，即处于工作状态时，此时，上拉节点PU的处于高电平电位，此时第六晶体管M6开启，将通过低电平信号端VGL输入的低电平信号将下拉节点PD的电位拉低至低电平电位。

当移位寄存器输出低电平信号，即处于非工作状态时，此时，上拉节点PU处于低电平电位，控制信号端N输入的高电平信号控制第五晶体管M5开启，并通过第二时钟信号端CLKB的第二时钟信号(高电平信号)将下拉节点PD的电位拉高至高电平电位。

同时，第二时钟信号(高电平信号或低电平信号)可以一直对第二电容C2进行充电，使得第二电容C2可以将高电平电位或低电平电位存储为下拉节点PD的电位。这样，可以保证受下拉节点PD的电位控制的其他晶体管在工作状态时可以完全开启以及在非工作状态时可以完全关闭，因此可以保证各个晶体管的状态稳定，使得移位寄存器中的信号传输及输出稳定，从而可以避免在严苛条件下出现信赖性问题，进而避免整个显示面板出现闪屏不良。

如图1所示，在一些实施例中，移位寄存器还包括：第一降噪模块106和第二降噪模块107。第一降噪模块106被配置为响应于下拉节点PU的电位，通过低电平信号对信号输出端Output进行降噪。第二降噪模块107被配置为响应于下拉节点PD的电位，通过低电平信号对上拉节点PU进行降噪。

需要说明的是，当移位寄存器输出低电平信号，即处于非工作状态时，此时，下拉节点PD的电位被拉高至高电平电位，在下拉节点PD的电位的控制下，第一降噪模块106可以通过低电平信号对信号输出端Output进行降噪，第二降噪模块107可以通过低电平信号对上拉节点PU进行降噪，这样，可以保证移位寄存器的输出稳定性，从而避免噪声对下一帧画面显示造成影响。可以理解的是，在本发明实施例的移位寄存器可以仅包括第一降噪模块106和第二降噪模块107中的一者，但应当理解的是，在最大程度的保证移位寄存器可以稳定输出，优选的移位寄存器同时包括第一降噪模块106和第二降噪模块107。在本发明实施例中为了便于描述，以移位寄存器同时包括第一降噪模块106和第二降噪模块107为例，对移位寄存器进行描述，当然，这并不构成对本发明实施例的限定。

如图2所示，具体地，第一降噪模块106包括：第四晶体管M4；第四晶体管M4的栅极连接下拉节点PD，源极连接低电平信号端VGL，漏极连接信号输出端Output。第二降噪模块107包括：第七晶体管M7；第七晶体管M7的栅极连接下拉节点PD，源极连接低电平信号端VGL，漏极连接上拉节点PU。

需要说明的是，需要说明的是，当移位寄存器输出低电平信号，即处于非工作状态时，此时，下拉节点PD的电位被拉高至高电平电位，在下拉节点PD的电位的控制下，第四晶体管M4和第七晶体管M7开启，低电平信号端VGL被写入的低电平信号通过第四晶体管M4将信号输出端Output的电位拉低，对信号输出端Output进行降噪；同理，低电平信号端VGL被写入的低电平信号通过第七晶体管M7将上拉节点PU的电位拉低，对上拉节点PU进行降噪。

如图1所示，在一些实施例中，移位寄存器还包括：复位模块108。复位模块108被配置为响应于复位信号，通过低电平信号对信号上拉节点PU进行复位。

如图2所示，具体地，复位模块108包括：第二晶体管M2。第二晶体管M2的栅极连接复位信号端Reset，源极连接低电平信号端VGL，漏极连接上拉节点PU。

需要说明的是，复位信号端Reset被写入高电平信号时，第二晶体管M2开启，通过低电平信号端VGL写入的低电平信号对上拉节点PU的电位进行复位。

如图2所示，在一些实施例中，输入模块101包括：第一晶体管M1。第一晶体管M1的栅极连接信号输入端Input，源极连接高电平信号端VGH，漏极连接上拉节点PU。

需要说明的是，输入端Input输入高电平信号，第一晶体管M1开启，高电平信号端被写入的高电平信号通过第一晶体管M1给上拉节点PU进行充电。

如图2所示，在一些实施例中，输出模块102包括：第三晶体管M3和第一电容C1。第三晶体管M3的栅极连接上拉节点PU，源极连接第一时钟信号端CLK，漏极连接信号输出端Output。第一电容C1的一端连接上拉节点PU，另一端连接信号输出端Output。

需要说明的是，上拉节点PU充电后电位被拉高，且存储在第一电容C1中，此时，第一晶体管M1关闭，第一电容C1放电进一步将上拉节点PU的电位拉高，第三晶体管M3开启，信号输出端Output将第一时钟信号端CLK写入的高电平信号输出。

图3为本发明实施例提供的一种移位寄存器的时序图，以下结合3所示的时序图，通过介绍如图2所示的一个移位寄存器如何工作，以更清楚的了解本发明实施例移位寄存器。

本发明实施例提供的移位寄存器的工作过程如下：

第一阶段T1：信号输入端Input的输入信号为低电平信号，第一晶体管M1和第二晶体管M2均关闭，控制信号端N的控制信号和第二时钟信号端CLKB的第二时钟信号均为高电平信号，第五晶体管M5开启，下拉节点PD输出高电平信号，同时第二时钟信号将第二电容C2充电到高电平电位，第七晶体管M7和第四晶体管M4开启，上拉节点PU和信号输出端Output均稳定输出低电平信号。

第二阶段T2：控制信号端N输出的控制信号为低电平信号，第五晶体管M5关闭，此时，由于第二电容C2电容保存了高电平电位，下拉节点PD仍然保持高电平电位，第七晶体管M7和第四晶体管M4开启，上拉节点PU和信号输出端Output均稳定输出低电平信号。

第三阶段T3：信号输入端Input的输入信号为高电平信号，控制信号端N的控制信号为低电平信号，此时，第一晶体管M1开启，上拉节点PU被充电到高电平电位，第三晶体管M3和第六晶体管M6管开启，下拉节点PD被拉到低电平电位，第七晶体管M7和第四晶体管M4关闭。

第四阶段T4：信号输入端Input的输入信号为低电平信号，第一晶体管M1关闭，控制信号端N的控制信号为高电平信号，第五晶体管M5开启，第二时钟信号端CLKB的第二时钟信号为低电平信号，将下拉节点PD拉低到低电平电位，第一时钟信号端CLK的第一时钟信号为高电平信号，上拉节点PU被第一电容C1的自举效应耦合到2倍的高电平电位，同时第一时钟信号通过第三晶体管M3使信号输出端Output输出高电平信号。

第五阶段T5：复位信号端Reset的复位信号为高电平信号，第二晶体管M2开启，上拉节点PU被拉低，第三晶体管M3关闭，此时控制信号一直为高电平信号，第五晶体管M5开启，第二时钟信号下拉节点PD充电，第二电容C2充电到高电平电位，第四晶体管M4和第七晶体管M7开启，信号输出端Output通过第四晶体管M4被复位至低电平电位。

第六阶段T6：复位信号端Reset的复位信号为低电平信号，第二晶体管M2关闭，控制信号端N的控制信号一直为高电平信号，第五晶体管M5开启，第二时钟信号不断对第二电容C2充电，下拉节点PD持续处于高电平电位，第七晶体管M7和第四晶体管M4持续处于开启状态，持续对上拉节点PU和信号输出端Output放噪，此过程一直持续到下一帧画面此行开始。

实施例二

图4为本发明实施例提供的一种栅极驱动电路的结构示意图，如图4所示，本发明实施例提供的栅极驱动电路包括：多个如上述实施例提供的移位寄存器；其中，除第一级移位寄存器和最后一级移位寄存器外，本级移位寄存器的信号输入端Input连接上一级移位寄存器的信号输出端Output；本级移位寄存器的复位信号端Reset连接下一级移位寄存器的信号输出端Output；本级移位寄存器的控制信号端N连接上一级移位寄存器的下拉节点PD。第一级移位寄存器的信号输入端Input连接帧选通信号，最后一级移位寄存器的信号输出端Output连接冗余移位寄存器。

需要说明的是，上述第一级移位寄存器和最后一级移位寄存器是相对的，根据栅极驱动电路正向扫描和反向扫描而定。该栅极驱动电路用于对栅线进行正向扫描时，根据栅线的扫描顺序，向第一条栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器；向最后一条栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器。该栅极驱动电路用于对栅线进行反向扫描时，根据栅线的扫描顺序，最后一根栅线先被输入扫描信号，因而，向最后一根栅线提供扫描信号的移位寄存器单元，为第一级移位寄存器；向第一根栅线提供扫描信号的移位寄存器单元，为最后一级移位寄存器。

本发明实施例提供的栅极驱动电路中，可以利用第二时钟信号和控制信号的配合，在第二时钟信号为工作电平信号时，第五晶体管M5和第六晶体管M6仅一者进行工作，这样，经过第五晶体管M5输入至下拉节点PD的信号与经过第六晶体管M6输入至下拉节点PD的信号之间相互不影响，因此可以不必将第五晶体管M5和第六晶体管M6尺寸刻意做小，从而可以降低制备工艺难度，进而可以节约制备成本。同时，可以使得经过第五晶体管M5和第六晶体管M6输入至下拉节点PD的信号的电流也不会过小，从而使得下拉节点PD的电位可以达到标准高电平电位或标准低电平电位。再者，第二时钟信号(高电平信号或低电平信号)可以一直为第二电容C2充电，使得第二电容C2可以将高电平电位或低电平电位存储为下拉节点PD的电位，这样，可以保证受下拉节点PD的电位控制的其他晶体管在工作状态时可以完全开启以及在非工作状态时可以完全关闭，因此可以保证其他晶体管的状态稳定，使得移位寄存器中的信号传输以及输出稳定，从而可以避免在严苛条件下出现信赖性问题，进而避免整个显示面板出现闪屏不良。

实施例三

基于同一发明构思，本发明实施例提供了一种显示面板，该显示面板包括如上述实施例提供的栅极驱动电路，其实现原理与上述栅极驱动电路的实现原理类似，在此不再赘述。

实施例四

图5为本发明实施例提供的一种移位寄存器的驱动方法流程示意图，如图5所示，该移位寄存器的驱动方法包括如下步骤：

S501，输入单元响应于输入信号，通过工作电平信号对上拉节点进行充电；上拉节点为输入模块、输出模块与下拉模块之间的连接节点。

S502，输出模块响应于上拉节点的电位，将第一时钟信号通过信号输出端输出。

S503，下拉控制模块响应于控制信号，将第二时钟信号输入至下拉节点；下拉节点为下拉控制模块与下拉模块之间的连接节点。

S504，下拉模块响应于上拉节点的电位，通过非工作电平信号将下拉节点的电位下拉；且第二时钟信号为工作电平信号时，下拉控制模块和下拉模块中仅一者进行工作。

S505，存储模块将下拉节点的电位进行存储。

需要说明的是，本发明实施例提供的移位寄存器的驱动方法可以用来驱动如上述实施例提供的移位寄存器，其实现原理类似，在此不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (11)

1.一种移位寄存器，其特征在于，所述移位寄存器包括：输入模块、输出模块、下拉控制模块、下拉模块和存储模块；

所述输入单元被配置为响应于输入信号，通过工作电平信号对上拉节点进行充电；所述上拉节点为所述输入模块、所述输出模块与所述下拉模块之间的连接节点；

所述输出模块被配置为响应于所述上拉节点的电位，将第一时钟信号通过信号输出端输出；

所述下拉控制模块被配置为响应于控制信号，将第二时钟信号输入至下拉节点；所述下拉节点为所述下拉控制模块与所述下拉模块之间的连接节点；

所述下拉模块被配置为响应于所述上拉节点的电位，通过非工作电平信号将所述下拉节点的电位下拉；且所述第二时钟信号为工作电平信号时，所述下拉控制模块和所述下拉模块中仅一者进行工作；

所述存储模块被配置为将所述下拉节点的电位进行存储。

2.根据权利要求1所述的移位寄存器，其特征在于，所述下拉控制模块包括：第五晶体管；所述第五晶体管的控制极连接控制信号端，第一极连接第二时钟信号端，第二极连接所述下拉节点；

所述下拉模块包括：第六晶体管；所述第六晶体管的控制极连接所述上拉节点，第一极连接所述下拉节点，第二极连接非工作电平信号端；

所述存储模块包括：第二电容；所述第二电容的一端连接所述下拉节点，另一端连接所述非工作电平信号端。

3.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：第一降噪模块和第二降噪模块；

所述第一降噪模块被配置为响应于所述下拉节点的电位，通过非工作电平信号对所述信号输出端进行降噪；

所述第二降噪模块被配置为响应于所述下拉节点的电位，通过非工作电平信号对所述上拉节点进行降噪。

4.根据权利要求3所述的移位寄存器，其特征在于，所述第一降噪模块包括：第四晶体管；所述第四晶体管的控制极连接所述下拉节点，第一极连接非工作电平信号端，第二极连接所述信号输出端；

所述第二降噪模块包括：第七晶体管；所述第七晶体管的控制极连接所述下拉节点，第一极连接非工作电平信号端，第二极连接所述上拉节点。

5.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：复位模块；

所述复位模块被配置为响应于复位信号，通过非工作电平信号对所述信号上拉节点进行复位。

6.根据权利要求5所述的移位寄存器，其特征在于，所述复位模块包括：第二晶体管；

所述第二晶体管的控制极连接复位信号端，第一极连接非工作电平信号端，第二极连接所述上拉节点。

7.根据权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第一晶体管；

所述第一晶体管的控制极连接信号输入端，第一极连接工作电平信号端，第二极连接所述上拉节点。

8.根据权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第三晶体管和第一电容；

所述第三晶体管的控制极连接所述上拉节点，第一极连接第一时钟信号端，第二极连接信号输出端；

所述第一电容的一端连接所述上拉节点，另一端连接所述信号输出端。

9.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-8任一项所述的移位寄存器；

本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端；

本级所述移位寄存器的复位信号端连接下一级所述移位寄存器的信号输出端；

本级所述移位寄存器的控制信号端连接上一级所述移位寄存器的下拉节点。

10.一种显示面板，其特征在于，包括如权利要求9所述的栅极驱动电路。

11.一种移位寄存器的驱动方法，其特征在于，包括：

输入单元响应于输入信号，通过工作电平信号对上拉节点进行充电；所述上拉节点为输入模块、输出模块与下拉模块之间的连接节点；

输出模块响应于所述上拉节点的电位，将第一时钟信号通过信号输出端输出；

下拉控制模块响应于控制信号，将第二时钟信号输入至下拉节点；所述下拉节点为下拉控制模块与下拉模块之间的连接节点；

下拉模块响应于所述上拉节点的电位，通过非工作电平信号将所述下拉节点的电位下拉；且所述第二时钟信号为工作电平信号时，所述下拉控制模块和所述下拉模块中仅一者进行工作；

存储模块将所述下拉节点的电位进行存储。

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