CN111208977A - 一种基于大数据的软件开发方案的生成方法及系统 - Google Patents
一种基于大数据的软件开发方案的生成方法及系统 Download PDFInfo
- Publication number
- CN111208977A CN111208977A CN201911385584.8A CN201911385584A CN111208977A CN 111208977 A CN111208977 A CN 111208977A CN 201911385584 A CN201911385584 A CN 201911385584A CN 111208977 A CN111208977 A CN 111208977A
- Authority
- CN
- China
- Prior art keywords
- module
- output
- input
- file
- constraint
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/20—Software design
- G06F8/24—Object-oriented
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/30—Creation or generation of source code
- G06F8/35—Creation or generation of source code model driven
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明涉及大数据应用技术领域，尤其是一种基于大数据的软件开发方案的生成方法及系统，括输入模块、内部数据模块和核心模块，所述输入模块的输出端与内部数据模块的输入端连接，所述内部数据模块的输出端与输出模块以及核心模块的输入端连接，所述输入模块包括界面模块、和XDL文件读入器模块、约束编辑器模块和约束文件读入器模块，所述输出模块包括Verilog输出器模块、XDL输出器模块、网表报告输出器模块以及约束文件输出器模块，该基于大数据的软件开发方案的生成方法及系统布局确定每个网表示例在FPGA上的物理位置，布线是利用优先的布线资源将各个单元链接起来，比特流生成器是将电路设计结果用比他文件来存储。
Description
技术领域
本发明涉及大数据应用技术领域，尤其涉及一种基于大数据的软件开发方案的生成方法及系统。
背景技术
目前广泛使用的面向对象开发方法包括Booch方法、Rumbaugh方法、Coad和Yourdon方法、Jacobson方法、Wirfs-Brock方法和统一建模方法等。但是，在现有的技术条件下，需要人工的分析所需要的消耗成本，项目模式等，带来巨大的人力成本，消耗不必要的时间，因此需要一种基于大数据的智能软件开发方法，一次来提高开发的效率。
发明内容
本发明的目的是为了解决现有技术中存在的缺点，而提出的一种基于大数据的软件开发方案的生成方法及系统。
为了实现上述目的，本发明采用了如下技术方案：
设计一种基于大数据的软件开发方案的生成方法及系统，包括输入模块、内部数据模块和核心模块，所述输入模块的输出端与内部数据模块的输入端连接，所述内部数据模块的输出端与输出模块以及核心模块的输入端连接，所述输入模块包括界面模块、和XDL文件读入器模块、约束编辑器模块和约束文件读入器模块，所述输出模块包括Verilog输出器模块、XDL输出器模块、网表报告输出器模块以及约束文件输出器模块，所述内部数据模块包括数据据模型模块、器件模型模块、系统数据模块以及约束数据模块，所述核心模块包括逻辑优化模块、RTL模块、工艺映射模块、反映射模块、组装模块、布局模块、布线模块以及比特流生成器。
优选的，所述输入模块的主要功能在于方便用户输入，输入的方式可通过界面使用verilog语言直接书写逻辑和约束，也可以直接导入约约束和verilog文件，用户也可以通过界面模板导入XDL文件和约束文件。
优选的，所述内部文件模块的主要功能在于作用于本系统模块之间的交互，使用同一的内部设局能够减少模块交互的错误，提高交互效率，降低模块支架的耦合性，网表数据模块主要存储网表相关信息，器件模型描述器件全部信息。
优选的，所述输出模块的功能是将核心模块的中间结果以文件或其他形式输出没用于本系统测试和用户分析，verilog输出器是将用户在界面书写的verilog语言输出到.V文件中，XDL输出器是将内部数据中的网表星系输出到XDL文件中，网表报告书输出器是将网表状态，资源利用率、位置报告信息输出到文件或界面上。
本发明提出的一种基于大数据的软件开发方案的生成方法及系统，有益效果在于：利用RTL模块实现电路行为到电路结构的转换，生成工艺无关的电路，逻辑优化是实用更简单的功能等价逻辑结构替代原来的结构，工艺映射是结合相关的电路工艺对电路进一部的优化，布局确定每个网表示例在FPGA上的物理位置，布线是利用优先的布线资源将各个单元链接起来，比特流生成器是将电路设计结果用比他文件来存储。
附图说明
图1为本发明提出的一种基于大数据的软件开发方案的生成方法及系统原理框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
参照图1，一种基于大数据的软件开发方案的生成方法及系统，包括输入模块、内部数据模块和核心模块，所述输入模块的输出端与内部数据模块的输入端连接，所述内部数据模块的输出端与输出模块以及核心模块的输入端连接，所述输入模块包括界面模块、和XDL文件读入器模块、约束编辑器模块和约束文件读入器模块，所述输出模块包括Verilog输出器模块、XDL输出器模块、网表报告输出器模块以及约束文件输出器模块，所述内部数据模块包括数据据模型模块、器件模型模块、系统数据模块以及约束数据模块，所述核心模块包括逻辑优化模块、RTL模块、工艺映射模块、反映射模块、组装模块、布局模块、布线模块以及比特流生成器。
所述输入模块的主要功能在于方便用户输入，输入的方式可通过界面使用verilog语言直接书写逻辑和约束，也可以直接导入约约束和verilog文件，用户也可以通过界面模板导入XDL文件和约束文件。
所述内部文件模块的主要功能在于作用于本系统模块之间的交互，使用同一的内部设局能够减少模块交互的错误，提高交互效率，降低模块支架的耦合性，网表数据模块主要存储网表相关信息，器件模型描述器件全部信息。
所述输出模块的功能是将核心模块的中间结果以文件或其他形式输出没用于本系统测试和用户分析，verilog输出器是将用户在界面书写的verilog语言输出到.V文件中，XDL输出器是将内部数据中的网表星系输出到XDL文件中，网表报告书输出器是将网表状态，资源利用率、位置报告信息输出到文件或界面上，利用RTL模块实现电路行为到电路结构的转换，生成工艺无关的电路，逻辑优化是实用更简单的功能等价逻辑结构替代原来的结构，工艺映射是结合相关的电路工艺对电路进一部的优化，布局确定每个网表示例在FPGA上的物理位置，布线是利用优先的布线资源将各个单元链接起来，比特流生成器是将电路设计结果用比他文件来存储。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (4)
1.一种基于大数据的软件开发方案的生成方法及系统，包括输入模块、内部数据模块和核心模块，其特征在于，所述输入模块的输出端与内部数据模块的输入端连接，所述内部数据模块的输出端与输出模块以及核心模块的输入端连接，所述输入模块包括界面模块、和XDL文件读入器模块、约束编辑器模块和约束文件读入器模块，所述输出模块包括Verilog输出器模块、XDL输出器模块、网表报告输出器模块以及约束文件输出器模块，所述内部数据模块包括数据据模型模块、器件模型模块、系统数据模块以及约束数据模块，所述核心模块包括逻辑优化模块、RTL模块、工艺映射模块、反映射模块、组装模块、布局模块、布线模块以及比特流生成器。
2.根据权利要求1所述的一种基于大数据的软件开发方案的生成方法及系统，其特征在于，所述输入模块的主要功能在于方便用户输入，输入的方式可通过界面使用verilog语言直接书写逻辑和约束，也可以直接导入约约束和verilog文件，用户也可以通过界面模板导入XDL文件和约束文件。
3.根据权利要求1所述的一种基于大数据的软件开发方案的生成方法及系统，其特征在于，所述内部文件模块的主要功能在于作用于本系统模块之间的交互，使用同一的内部设局能够减少模块交互的错误，提高交互效率，降低模块支架的耦合性，网表数据模块主要存储网表相关信息，器件模型描述器件全部信息。
4.根据权利要求1所述的一种基于大数据的软件开发方案的生成方法及系统，其特征在于，所述输出模块的功能是将核心模块的中间结果以文件或其他形式输出没用于本系统测试和用户分析，verilog输出器是将用户在界面书写的verilog语言输出到.V文件中，XDL输出器是将内部数据中的网表星系输出到XDL文件中，网表报告书输出器是将网表状态，资源利用率、位置报告信息输出到文件或界面上。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911385584.8A CN111208977A (zh) | 2019-12-29 | 2019-12-29 | 一种基于大数据的软件开发方案的生成方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911385584.8A CN111208977A (zh) | 2019-12-29 | 2019-12-29 | 一种基于大数据的软件开发方案的生成方法及系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111208977A true CN111208977A (zh) | 2020-05-29 |
Family
ID=70785878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911385584.8A Pending CN111208977A (zh) | 2019-12-29 | 2019-12-29 | 一种基于大数据的软件开发方案的生成方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111208977A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112541310A (zh) * | 2020-12-18 | 2021-03-23 | 广东高云半导体科技股份有限公司 | 逻辑综合控制方法及装置 |
-
2019
- 2019-12-29 CN CN201911385584.8A patent/CN111208977A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112541310A (zh) * | 2020-12-18 | 2021-03-23 | 广东高云半导体科技股份有限公司 | 逻辑综合控制方法及装置 |
| CN112541310B (zh) * | 2020-12-18 | 2021-10-29 | 广东高云半导体科技股份有限公司 | 逻辑综合控制方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9703921B1 (en) | Naturally connecting mixed-signal power networks in mixed-signal simulations | |
| JP3027009B2 (ja) | 設計取り込みシステム | |
| CN101231589B (zh) | 用于原位开发嵌入式软件的系统和方法 | |
| CN101291253B (zh) | 一种网管客户端基于图形界面的人机命令交互方法 | |
| US7822591B2 (en) | Logic circuit model conversion apparatus and method thereof; and logic circuit model conversion program | |
| CN100373388C (zh) | 一种快速生成逻辑电路的方法 | |
| CN101539958A (zh) | 一种标准单元库和集成电路的设计方法和装置 | |
| CN103116500A (zh) | 一种结构体定义和结构输出的方法及装置 | |
| CN106484415A (zh) | 一种寄存器配置代码自动生成方法及装置 | |
| CN109815619B (zh) | 一种将同步电路转化为异步电路的方法 | |
| US20030065965A1 (en) | Circuit reduction technique for improving clock net analysis performance | |
| WO2024045436A1 (zh) | 图形化高层次综合电路性能分析方法、系统、装置及介质 | |
| CN111208977A (zh) | 一种基于大数据的软件开发方案的生成方法及系统 | |
| CN110489297A (zh) | 一种基于图形界面的fpga调试信号设置方法 | |
| US7917873B1 (en) | System and method for verification of integrated circuit design | |
| CN108920825A (zh) | 一种基于IP核的SoC可视化设计方法 | |
| CN102231132B (zh) | 一种基于SystemC的AADL软构件模型仿真测试实例生成方法 | |
| CN105574219B (zh) | 非标准单元库逻辑单元自动布局布线的方法 | |
| CN102156789B (zh) | Fpga约束文件自动生成系统及方法 | |
| US20090234620A1 (en) | Verification support apparatus, verification support method, and computer product | |
| CN107193559A (zh) | 一种基于元模型的复杂系统虚拟样机设计方法 | |
| Sparsø | Current trends in high-level synthesis of asynchronous circuits | |
| Lapalme et al. | . NET framework-a solution for the next generation tools for system-level modeling and simulation | |
| CN116451617A (zh) | 芯片仿真中基于仿真波形的信息处理方法、装置及应用 | |
| CN109885850B (zh) | 一种局部寄存器的生成方法及生成系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20200529 |