CN1111861C - 数字信号录取和重放设备及录取媒体 - Google Patents

Abstract

数字信号录取和重放设备包括多个录写头。含有信息信号的数字信号通过其中一些录写头录到录取媒体上，在录取媒体上依次形成一系列信息道。数字信号通过其中一些录写头从录取媒体重放。重放信号处理电路以可变的数据处理率对重放的数字信号进行处理，从重放的数字信号中恢复信息信号。在录取期间，录放头的速度、录取媒体的速度、录取的数据率和使用录放头的数目分别设置为可变值。数字信号和表示所设置的这些值的模式信号以预定的恒定录取波长录在这些信息道上。

Description

数字信号录取和重放设备及录取媒体

技术领域

本发明涉及一种数字信号录取和重放设备，以及录取媒体。

背景技术

现有的一种数字VTR(磁带录像机)有一个将表示信息的数字信号录在磁带上的旋转磁头。在重放期间，通过旋转磁头重放录在磁带上的数字信号。在以正常速度重放期间的磁带速度和旋转磁头的转速等于数字VTR工作在录取模式时的相应值。

在这种数字VTR中，在录取工作模式期间，磁带以预定带速驱动，而旋转磁头以预定转速旋转。因此，预定带速和预定磁头转速是不能改变的。在磁带上并不录有任何表示磁带速度和旋转磁头转速的专用信号。在数字VTR处于正常速度重放的工作模式期间，磁带和旋转磁头以在录取工作模式的预定带速和预定转速驱动。

现有的一种模拟VTR可以有选择地工作在正常时间模式或长时间模式。长时间工作模式可以在磁带上连续录取时间为正常时间工作模式的三倍的表示信息的信号。在这种模拟VTR中，在将表示信息的信号录在磁带上时，将一个控制脉冲信号录在一条沿磁带纵长方向延伸的控制磁道上。所录的控制脉冲信号的周期取决于是以正常时间模式还是以长时间模式录取信号。在重放期间，模拟VTR通过恢复控制脉冲信号，确定表示信息的信号是以正常时间模式录取的还是以长时间模式录取的。

发明内容

本发明的第一个目的是提供一种能以可变数据率(可变信号录取率)录取数字信号和重放所录数字信号的设备。

本发明的第二个目的是提供一种由这种设备录取数字信号的录取媒体。

本发明的第一形态提供了一种数字信号录取和重放设备，这种设备包括：多个录放头；通过其中一些录放头将含有信息信号的数字信号录到录取媒体上、在录取媒体上依次形成一系列信息道的第一装置；通过其中一些录放头从录取媒体重放数字信号的第二装置；以可变数据处理率处理由第二装置重放的数字信号、从由第二装置重放的数字信号中恢复信息信号的重放信号处理电路；在第一装置进行录取期间将录放头的速度、录取媒体的速度、录取的数据率和使用录放头的数目分别设置为相应可变值的第三装置；使第一装置能将数字信号和表示由第三装置设置的这些值的模式信号以预定的恒定录取波长录到录取媒体的信息道上的第四装置；在第二装置开始重放时将录放头的速度、录取媒体的速度、数据处理率和使用录放头的数目分别设置为相应预定的初始值的第五装置；检测在由第二装置重放的数字信号中的模式信号的第六装置；在第二装置开始重放后使录放头的速度、录取媒体的速度和使用录放头的数目分别充分等于由第六装置检测到的模式信号表示的各相应值的第七装置；以及在第二装置开始重放后将数据处理率控制到充分与由第六装置检测到的模式信号表示的录取数据率值相符的值的第八装置。

本发明的第二形态提供了一种数字信号录取和重放设备，这种设备包括：多个可旋转的录放头；通过其中一些录放头将含有信息信号的数字信号录到录取带上、在录取带上依次形成一系列倾斜信息道的第一装置；通过其中一些录放头从录取带重放数字信号的第二装置；以可变数据处理率处理由第二装置重放的数字信号、从由第二装置重放的数字信号中恢复信息信号的重放信号处理电路；在第一装置进行录取期间将录放头的转速、录取带的供带速度、录取的数据率和使用录放头的数目分别设置为相应可变值的第三装置；使第一装置能将数字信号和表示由第三装置设置的这些值的模式信号以预定的恒定录取波长录到录取带的倾斜信息道上的第四装置；在第二装置开始重放时将录放头的转速、录取带的供带速度、数据处理率和使用录放头的数目分别设置为相应预定的初始值的第五装置；检测在由第二装置重放的数字信号中的模式信号的第六装置；在第二装置开始重放后使录放头的转速、录取带的供带速度和使用录放头的数目分别充分等于由第六装置检测到的模式信号表示的各相应值的第七装置；以及在第二装置开始重放后将数据处理率控制到充分与由第六装置检测到的模式信号表示的录取数据率值相符的值的第八装置。

基于本发明的第二形态的本发明的第三形态提供了一种数字信号录取和重放设备，其中值“ d/(r·n)”在第一装置进行录取期间保持恒定，而“d”、“r”和“n”分别标示录放头的转速、录取带的供带速度和使用录放头的数目。

基于本发明的第二形态的本发明的第四形态提供了一种数字信号录取和重放设备，其中重放信号处理电路包括；1)根据确定数据处理率的采样时钟信号对由第二装置重放的数字信号进行波形均衡处理的波形均衡器；2)将波形均衡器的输出信号变换成二进制信号的检测器；3)从检测器的输出信号中复现时钟信号的锁相环电路；以及4)根据由锁相环电路复现的时钟信号从检测器的输出信号中产生重放数据的鉴别器，而其中第八装置包括根据由第六装置检测到的模式信号表示的录取数据率值控制采样时钟信号频率的采样时钟产生电路。

基于本发明的第二形态的本发明的第五形态提供了一种数字信号录取和重放设备，其中每条倾斜的信息道包括一个装有由数字信号表示的主信息的主数据区和一个装有模式信号的子代码数据区。

本发明的第六形态提供了一种数字信号录取和重放设备，这种设备包括：多个可相对录取盘运动的录放头；通过其中至少一个录放头将含有信息信号的数字信号录到录取盘上、在录取盘上依次形成一系列信息道的第一装置；通过其中至少一个录放头从录取盘重放数字信号的第二装置；以可变数据处理率处理由第二装置重放的数字信号、从由第二装置重放的数字信号中恢复信息信号的重放信号处理电路；在第一装置进行录取期间将录放头与录取盘之间的相对速度、录取的数据率和使用录放头的数目分别设置为相应可变值的第三装置；使第一装置能将数字信号和表示由第三装置设置的这些值的模式信号以预定的恒定录取波长录到录取盘的信息道上的第四装置；在第二装置开始重放时将录放头与录取盘之间的相对速度、数据处理率和使用录放头的数目分别设置为相应预定的初始值的第五装置；检测在由第二装置重放的数字信号中的模式信号的第六装置；在第二装置开始重放后使录放头与录取盘之间的相对速度和使用录放头的数目分别充分等于由第六装置检测到的模式信号表示的各相应值的第七装置；以及在第二装置开始重放后将数据处理率控制到充分与由第六装置检测到的模式信号表示的录取数据率值相符的值的第八装置。

本发明的第七形态提供了一种录取媒体，这种录取媒体具有一系列信息道，含有信息信号的数字信号和模式信号以预定的恒定录取波长录到这些信息道上，模式信号表示与录放头有关的速度、录取数据率和使用录放头的数目。

附图说明

在本说明书的附图中：

图1为按本发明第一实施例构成的数字信号录取和重放设备的重放部分的方框图；

图2为同步块的格式的例示图；

图3为磁带上的倾斜磁道的格式的例示图；

图4为子代码同步块的格式的例示图；

图5为图1中的采样时钟产生电路方框图；

图6为按本发明第三实施例构成的数字信号录取和重放设备的一部分的方框图；

图7为按本发明第六实施例构成的数字信号录取和重放设备的录取部分的方框图；以及

图8为按本发明第六实施例构成的数字信号录取和重放设备的重放部分的方框图。

具体实施方式

第一实施例

图1示出了按本发明第一实施例构成的数字信号录取和重放设备的重放部分。

如图1所示，有四个磁头1a、1b、1c和1d安装在一个旋转磁鼓(未示出)。磁头1a、1b、1c和1d随旋转磁鼓一起旋转。磁头1a和1b相互径向相对。磁头1a具有第一预定方位角，而磁头1b具有与第一预定方位角不同的第二方位角。磁头1c和1d相互径向相对。磁头1c具有第一预定方位角，而磁头1d具有第二预定方位角。磁头1a和1c紧挨在一起，形成第一对磁头。磁头1b和1d紧挨在一起，形成与第一对磁头径向相对的第二对磁头。

磁带2螺旋状地包在旋转磁鼓外周表面的大约占180°的角度范围部分。在设备的录取工作模式期间，数字信息信号按数据块逐个录在磁带2上。录取数字信息信号是利用磁头1a和1b或利用磁头1a、1b、1c和1d来实现的。

例如，数字信息信号包括主数据、子代码数据和辅助数据。主数据表示主要信息。辅助数据划分为若干个各具固定长度的数据包。每个数据包含有一些辅助信息段和相关的标识信息段。这些辅助信息段的例子有：表示盒带标识号的信息段，与时间代码相应的信息段，表示录取日期的信息段，表示信号源的信息段，以及与指示程序标题和程序摘要的文本数据相应的信息段。

在磁带2上形成一系列记录主数据、子代码数据和数据包的倾斜磁道。每条倾斜磁道上依次排列着规模相同的若干与数据块相应的、称为同步块的数据区。

图2示出了一个同步块的格式的例子。如图2所示，一个同步块总容量(规模)为112字节，分为子区21、22、23、24和25。第一子区21有2个字节，存储同步信号。第二子区22有3个字节，存储地址信息。地址信息也称为标识(ID)信息。第三子区23有3个字节，存储头标信息。第四子区24有96个字节，存储各种信息段。第四子区24称为数据存储区。第五子区25有8个字节，存储校正其他子区21-24所表示的信息中的一个或几个差错的奇偶校验信号。

图3示出了磁带2上的一条倾斜磁道的格式的例子。如图3所示，一条倾斜磁道具有依次排列的边缘区31、前同步码区32、子代码区33、后同步码区34、IBG区35、前同步码区36、主数据区37、差错校正码(ECC)区38、后同步码区39和边缘区40。一条倾斜磁道对应着356个同步块。主数据区37存储306个表示数字信号(普通数据或专用数据)的同步块。差错校正码区38存储30个表示一个外部差错校正码信号(C2码信号或外部码信号)的同步块。前同步码区32、子代码区33和后同步码区34分别存储前同步数据、子代码数据和后同步数据。IBG区35存储在子代码数据区域和主数据区域之间提供块间间隔的IBG数据。前同步码区36和后同步码区39分别存储前同步数据和后同步数据。

如图3所示，子代码区33有4个同步块，共448个字节。子代码区33内的这4个同步块每个包括4个各有28个字节的子代码同步块41。每个字节定义为一个码元。因此，每个子代码同步块41有28个码元。

图4示出了一个子代码同步块41的格式的例子。如图4所示，一个子代码同步块41具有相继的子区43、44、45、46、47、48和49。第一子区43有2个码元，存储同步信号。第二子区44有1个码元，存储地址信息IDO。第三子区45有1个码元，存储地址信息ID1。第四子区46有1个码元存储检测地址信息IDO和地址信息ID1内的一个或几个差错的奇偶校验信号。第五子区47有1个码元，存储格式标识信息。第六子区48有18个码元，存储子代码数据。第七子区49有4个码元，存储检测其它子区43-48所表示的信息内的一个或几个差错的奇偶校验信号。在第六子区48内的子代码数据表示一些辅助的信息段，例如：所录内容的标题，录取日期、时间，在磁带2上的绝对位置等。

如以后可见的那样，表示组合方式(r，v，d，n)的模式信息段录在子代码同步块41内。其中，“r”标示信号录取期间旋转磁鼓的转速(rpm)，也就是磁头1a、1b、1c、1d的转速。此外，“v”标示信号录取期间磁带2的馈送速度或走带速度(mm/s)。还有，“d”标示录取数据率(Mbps)，而“n”标示在信号录取时使用磁头1a、1b、1c、1d中的磁头的数目。

子代码同步块41内的第五子区47装有表示录在本倾斜磁道的区域38(见图3)内的差错校正码(ECC)信号的数据块规模的信息段，表示每条磁道的ECC块数的信息段，表示程序号的信息段，以及表示旋转磁鼓的转速的信息段。在同一倾斜磁道的另一个子代码同步块41内的第五子区47装有包括表示录取模式的信息段在内的一些信息段。

表示旋转磁鼓转速的信息段有2个比特，而表示录取模式的信息段有4个比特。表示旋转磁鼓转速的信息段和表示录取模式的信息段合并成一个表示组合方式(r，v，d，n)的6比特模式信息段。预先分别为不同的组合方式(r，v，d，n)指定好不同的6比特模式信息段的状态。例如，为组合方式(1800，16.675，14.1，2)指定6比特模式信息段为“000000”，而为组合方式(2250，33.35，35.25，4)指定6比特模式信息段为“010000”。

信号录取设计成使与录在磁带2上的数字信号有关的波长保持在近似等于预定的常值。具体地说，将值“d/(r·n)”设定为近似等于某个给定的值。

旋转磁鼓转速(磁头转速)“r”可以在几个预定值，例如包括1800rpm和2250rpm之中选择。磁带速度“v”可以在几个预定值，例如包括16.675mm/s和33.35mm/s之中选择。录取数据率“d”可以在几个预定值，例如包括14.1mpbs和35.25之中选择。所用磁头数“n”可以在2和4中选择。如前面所述，与录在磁带2上的数字信号有关的波长保持近似等于预定恒定值。在每条倾斜磁道内，主数据37前的子代码区33装有一个表示一种组合方式(r，v，d，n)的6比特模式信息段。

在图1的重放部分中，磁头1a、1b、1c、1d通过旋转变压器和前置放大器3a、3b、3c、3d接至切换电路4。切换电路4与HSW(磁头切换)脉冲产生电路5连接。接在切换电路4后的信号处理级分为第一和第二部分。第一部分与磁头1a和1b有关，而第二部分与磁头1c和1d有关。第一和第二部分在结构上和功能上都是类似的。因此，图1中只示出了第一部分，将在下面对此加以说明。

切换电路4后依次接有A/D变换器6、波形均衡器7和检测器9。A/D变换器6和波形均衡器7都与采样时钟产生电路8连接。检测器9接至鉴别器10和PLL电路11。鉴别器10与PLL电路11和同步信号检测电路13连接。PLL电路11与同步信号检测电路13连接。PLL电路11还与速度电压产生电路12连接。同步信号检测电路13后依次接有差错校正电路14和模式检测解码器15。模式检测解码器15与HSW脉冲产生电路5、采样时钟产生电路8、速度电压产生电路12、磁鼓伺服电路16和主导轴伺服电路17连接。磁鼓伺服电路16控制使磁鼓旋转的磁鼓马达(未示出)。磁鼓伺服电路16与HSW脉冲产生电路5连接。主导轴伺服电路17对驱动磁带2的主导轴马达(未示出)进行控制。

图1的重放部分的工作情况如下。在开始重放时，旋转磁鼓转速“r”、磁带速度“v”、录取数据率“d”和使用磁头数“n”分别使用相应的预定初始值r1、v1、d1和n1。这些初始值选择成使所录取的与预定恒定录取波长有关的数字信号能正确得到恢复。

在重放过程开始时，磁鼓伺服电路16控制磁鼓马达，使旋转磁鼓以初始转速r1旋转，而主导轴伺服电路17控制主导轴马达，使磁带2以初始速度v1走带。在重放过程开始时，HSW脉冲产生电路5产生一个预定的初始HSW脉冲信号，送至切换电路4。初始HSW脉冲信号设计成使得使用磁头的数目等于初始数n1。

因此，磁头1a、1b、1c和1d开始对磁带2进行扫描，开始重放扫到的信息信号。即使磁头1a、1b、1c和1d在磁带2上的轨迹与磁带2上的磁道不一致，磁头1a、1b、1c和1d只扫描到部分磁道，但由于每条磁道有多个子代码同步块41，磁头1a、1b、1c和1d也能可靠地扫到子代码同步块41。磁头1a、1b、1c和1d的输出信号，即磁头1a、1b、1c和1d重放的信号，经各旋转变压器和前置放大器3a、3b、3c和3d送至切换电路4。在初始使用磁头数n1为“2”时，切换电路4根据初始HSW脉冲信号周期性交替地从磁头1a和1b重放的信号中选择一个信号。切换电路4将可选的重放信号送至A/D变换器6。在初始使用磁头数n1为“4”时，切换电路4根据初始HSW脉冲信号依次周期性地从四个重放信号中选择两个重放信号。具体地说，切换电路4在第一周期期间选择前置放大器3a和3c的输出信号(即磁头1a和1c的输出信号)，而在第二周期期间选择前置放大器3b和3d的输出信号(即磁头1b和1d的输出信号)。这样，切换电路4将前置放大器3a和3b的输出信号(即磁头1a和1b的输出信号)合并成一个第一重放信号，而将前置放大器3c和3d的输出信号(即磁头1c和1d的输出信号)合并成一个第二重放信号。切换电路4将第一重放信号送至A/D变换器6，而将第二重放信号送至信号处理级第二部分的A/D变换器(未示出)。

在重放过程开始时，采样时钟产生电路8产生一个预定的初始采样时钟信号，送至A/D变换器6和波形均衡器7。A/D变换器6根据初始采样时钟信号将切换电路4的输出信号变换成相应的数字信号。A/D变换器6将这个数字信号送至波形均衡器7。波形均衡器7根据初始采样时钟信号对A/D变换器6的输出信号进行所知的波形均衡处理。波形均衡器7将经处理的信号输出给检测器9。初始采样时钟信号具有预定频率，至少等于所录信息信号上限频率的两倍，以适合与初始录取数据率d1相应的信息信号的A/D变换和波形均衡。

检测器9将波形均衡器7的输出信号与一个预定门限值进行比较，从而将波形均衡器7的输出信号变换成二进制信号(即二分层信号或二值信号)。检测器9将这二进制信号输出给鉴别器10和PLL电路11。

速度电压产生电路12产生一个与速度有关的速度电压，送至PLL电路11。PLL电路11包括一个产生频率受速度电压控制的信号的压缩振荡器(VCO)。在重放过程开始时，速度电压产生电路12产生一个预定的初始电压，送至PLL电路11。在PLL电路11中，VCO产生的信号的频率受到这个初始电压的控制。初始电压设计成使PLL电路11能从信息信号中提取一个与初始录取数据率d1相应的时钟信号。因此，PLL电路11从检测器9的输出信号中提取一个时钟信号。所提取的时钟信号的周期与重放信号的一个比特相应。所以，所提取的时钟信号是一个与比特相应的时钟信号。PLL电路11将所提取的信号输出给鉴别器10和同步信号检测电路13，作为一个重放时钟信号。鉴别器10根据重放时钟信号周期性地锁存检测器9的输出信号，从而鉴别或检测在检测器9的输出信号中的数据。鉴别器10将检测到的数据输出给同步信号检测电路13。

同步信号检测电路13在鉴别器10的输出信号中检测每一个具有已知固定模式(预定模式)的同步信号。同步信号检测电路13根据检测到的同步信号对鉴别器10的输出信号进行解调处理和解格式化处理。同步信号检测电路13将所得出的数据输出给差错校正电路14。差错校正电路14周期性地对同步信号检测电路13的输出信号进行差错校正处理。差错校正处理利用同步信号检测电路13输出的数据中的各差错校正码信号进行。差错校正电路14将经校正的数据输出给模式检测解码器15。此外，差错校正电路14还将经校正的数据送至下级处理电路(未示出)，作为与磁头1a和1b有关的有效数据。

模式检测解码器15从差错校正电路14的输出信号中提取每个子代码同步块41内的数据。模式检测解码器15对所提取的数据中表示组合方式(r，v，d，n)的每个6比特模式信息段进行检测。因此，模式检测解码器15恢复了旋转磁鼓转速(磁头转速)“r”的信息段、磁带速度“v”的信息段、录取数据率“d”的信息段和使用磁头数“n”的信息段。

模式检测解码器15根据旋转磁鼓转速“r”的信息段产生一个第一控制信号，送至磁鼓伺服电路16。磁鼓伺服电路16根据第一控制信号控制磁鼓马达，使得旋转磁鼓的转速从初始转速r1改变为旋转磁鼓转速“r”，如果初始转速r1与旋转磁鼓转速“r”不同的话。

模式检测解码器15根据磁带速度“v”的信息段产生一个第二控制信号，送至主导轴伺服电路17。主导轴伺服电路17根据第二控制信号控制主导轴马达，使得磁带2的走带速度从初始速度v1改变为磁带速度“v”，如果初始速度v1与磁带速度“v”不同的话。

模式检测解码器15根据录取数据率“d”的信息段产生一个第三控制信号，送至采样时钟产生电路8。采样时钟产生电路8根据第三控制信号产生一个采样时钟信号，这个采样时钟信号的频率适合与录取数据率“ d”有关的重放信号的A/D变换和波形均衡。采样时钟产生电路8将所产生的采样时钟信号送至A/D变换器6和波形均衡器7。如果初始采样时钟信号不符合录取数据率“d”，采样时钟信号就被更新为适应与录取数据率“d”有关的重放信号的状态。A/D变换器6根据采样时钟信号将切换电路4的输出信号变换成相应的数字信号，送至波形均衡器7。波形均衡器7根据采样时钟信号对A/D变换器6的输出信号进行所知的波形均衡处理。波形均衡器7将经处理的信号输出给检测器9。

此外，模式检测解码器15还将第三控制信号输出给速度电压产生电路12。速度电压产生电路12根据第三控制信号产生一个速度电压。这个速度电压适合与录取数据率“d”有关的重放信号。速度电压产生电路12将可产生的速度电压加至PLL电路11中的VCO。在PLL电路11中，VCO产生的信号的频率受速度电压的控制。PLL电路11根据速度电压从检测器9的输出信号中提取时钟信号。如果加至PLL电路11中VCO的初始电压不符合录取数据率“d”，这个初始电压就会被适合与录取数据率“d”有关的重放信号的速度电压代替。

模式检测解码器15根据使用磁头数“n”产生一个第四控制信号，送至HSW脉冲产生电路5。HSW脉冲产生电路5根据第四控制信号产生一个HSW脉冲信号。所产生的HSW脉冲信号与使用磁头数“n”相应。HSW脉冲产生电路5将HSW脉冲信号送至切换电路4。HSW脉冲信号能使所用磁头的数目等于使用磁头数“n”。如果初始磁头数n1与使用磁头数“n”不同，就将所用磁头的数目从初始磁头数n1改变为使用磁头数“n”.

磁鼓伺服电路16包括一个对磁鼓马达进行驱动和控制、使它具有恒定转速和恒定相位的反馈环路。在磁鼓伺服电路16中，有一个频率取决于磁鼓马达转速的速度指示脉冲信号加至作为反馈环路一部分的频率检测电路。频率检测电路将速度指示脉冲信号的频率与一个基准信号的频率进行比较，产生一个取决于速度指示脉冲信号的频率与基准信号的频率之间的误差的速度误差信号。磁鼓马达根据速度误差信号加以控制，使得磁鼓马达的实际转速等于基准信号所规定的恒定转速。磁鼓伺服电路16有一个根据模式检测解码器15输出的第一控制信号改变基准信号的部件。第一控制信号可以直接用作基准信号。

磁鼓伺服电路16还有一个产生一个取决于旋转磁鼓的转动或角位置的信号的部件。磁鼓伺服电路16将所产生的这个信号输出给HSW脉冲产生电路5。HSW脉冲产生电路5根据磁鼓伺服电路16的输出信号调整HSW脉冲信号，使得由切换电路4执行的信号选择(磁头选择)适合旋转磁鼓旋转的定时关系。

主导轴伺服电路17包括一个对主导轴马达进行驱动和控制、使它具有恒定转速和恒定相位的反馈环路。在主导轴伺服电路17中，有一个频率取决于主导轴马达转速的速度指示脉冲信号加至作为反馈环路一部分的频率检测电路。频率检测电路将速度指示脉冲信号的频率与一个基准信号的频率进行比较，产生一个取决于速度指示脉冲信号的频率与基准信号的频率之间的误差的速度误差信号。主导轴马达根据速度误差信号加以控制，使得主导轴马达的实际转速等于基准信号所规定的恒定转速。主导轴伺服电路17有一个根据模式检测解码器15输出的第二控制信号改变基准信号的部件。第二控制信号可以直接用作基准信号。

如图5所示，采样时钟产生电路8包括时钟振荡器51，分频器52、53、54和55，以及选择器56。时钟振荡器51将时钟脉冲信号输出给分频器52、53、54和55。时钟脉冲信号具有预定的频率，例如等于270MHz。分频器52将时钟脉冲信号的频率除以10。分频器53将时钟脉冲信号的频率除以8。分频器54将时钟脉冲信号的频率除以5。分频器55将时钟脉冲信号的频率除以4。在时钟脉冲信号的频率等于270MHz时，分频器52、53、54和55的输出信号的频率分别等于27MHz、33.75MHz、54MHz和67.5MHz。选择器56接收分频器52、53、54和55的输出信号，根据模式检测解码器15(见图1)输出的第三控制信号从分频器52、53、54和55的输出信号中选择一个。选择器56将可选的信号输出给A/D变换器(见图1)和波形均衡器7(见图1)，作为采样时钟信号。

例如，27MHz信号用作在旋转磁鼓以1800rpm转速旋转时的采样时钟信号。在这种情况下，33.75MHz信号、54MHz信号和67.5MHz信号分别对应于旋转磁鼓转速为2250rpm、3600rpm和4500rpm的情况。

由以上说明可见，在重放过程初始阶段后，马上就能使旋转磁鼓转速(磁头转速)、磁带速度和使用磁头数符合信号录取期间相应所采用的。此外，还能将采样时钟产生电路8和速度电压产生电路12控制成符合录取数据率。

第二实施例

本发明的第二实施例除了以下将要说明的变动情况以外与第一实施例类似。

按照本发明第二实施例构成的数字信号录取和重放设备可以工作在三个不同的模式，即模式“ 1”、模式“2”和模式“ 3”。

在设备工作在模式“1”时，旋转磁鼓转速(磁头转速)“r”等于1800rpm，而磁带速度“v”等于16.67mm/s。此外，录取数据率“d”等于19.13856Mbps，而使用磁头数“n”等于2。在这种情况下，值“d/(r·n)”近似等于5316.3。

在设备工作在模式“2”时，旋转磁鼓转速(磁头转速)“r”等于2250rpm，而磁带速度“ v”等于41.68mm/s。此外，录取数据率“d”等于47.84640Mbps，而使用磁头数“n”等于4。这种情况下，值“d/(r·n)”近似等于5316.3。

在设备工作在模式“3”时，旋转磁鼓转速(磁头转速)“r”等于4500rpm，而磁带速度“v”等于83.36mm/s。此外，录取数据率“d”等于95.69280 Mbps，而使用磁头数“n”等于4。在这种情况下，值“d/(r·n)”近似等于5316.3。

在设备工作在模式“3”进行录取期间，每秒在磁带2上形成300条(4500/60乘以4)磁道。如图3所示，每条磁道有356个同步块。356个同步块相当于356×112×8个比特。因此，在设备工作在模式“3”进行录取期间，录取数据率为95.69280(356×112×8×300/10⁶)Mbps。

在设备工作在模式“1”期间，采样时钟信号的频率例如设置为27MHz。在设备工作在模式“2”期间，采样时钟信号的频率例如设置为33.75MHz。在设备工作在模式“3”期间，采样时钟信号的频率例如设置为54MHz或67.5MHz。

无论设备工作在模式“1”、模式“2”还是模式“3”，值“d/(r·n)”始终保持近似为5316.3。在设备工作在模式“1”、模式“ 2”和模式“3”时，旋转磁鼓转速“r”和磁带速度“v”相互之间具有相应的预定关系。

在每个子代码同步块41内的第五子区47包含具有一个2比特段的格式标识信息，用来指示旋转磁鼓的转速。这个2比特段称为2比特模式信息段。预先将三个不同的状态分别分配给模式“1”、模式“2”和模式“3”。例如将为“00”的2比特信息段分配给模式“1”，将为“01”的2比特信息段分配给模式“2”，而将为“10”的2比特信息段分配给模式“3”。

在重放过程开始时，设备工作在模式“1”。在重放过程启动期间，模式检测解码器15对2比特模式信息段进行检测。当检测到的2比特模式信息段为表示模式“3”的“10”时，模式检测解码器15控制磁鼓伺服电路16，使得旋转磁鼓转速改变为与模式“3”相应的4500rpm。同时，模式检测解码器15还控制主导轴伺服电路17，使得磁带速度改变为与模式“3”相应的83.36mm/s。此外，模式检测解码器15控制HSW脉冲产生电路5，使得使用磁头数改变为与模式“3”相应的4。同时，模式检测解码器15还控制采样时钟产生电路8，使得采样时钟信号的频率改变为与模式“3”相应的67.5MHz。此外，模式检测解码器15还控制速度电压产生电路12，使得速度电压改变为与模式“3”相应。

第三实施例

本发明的第三实施例除了以下将要说明的变动情况以外与第一实施例类似。

如图6所示，第三实施例包括选择器62和模拟波形均衡器61，它们代替了图1中的A/D变换器6、波形均衡器7和采样时钟产生电路8。模拟波形均衡器61是一种电子滤波器。模拟波形均衡器61接在切换电路4和检测器9(见图1)之间。选择器62与模拟波形均衡器61连接。选择器62还与模式检测解码器15(见图1)连接。

选择器62接收各电压源(未示出)输出的不同的预定电压V1，V2，…，Vn。选择器62还接收模式检测解码器15(见图1)输出的一个控制信号。选择器62根据控制信号从预定电压V1，V2，…，Vn中选择一个电压。选择器62将所选电压送至模拟波形均衡器61，作为控制电压。

模拟波形均衡器61接收切换电路4的输出信号。模拟波形均衡器61对切换电路4的输出信号进行具有取决于控制电压的特征的波形均衡处理。模拟波形均衡器61将经处理的信号输出给检测器9(见图1)。

当模式检测解码器15(见图1)检测到一个2比特模式信息段时，模式检测解码器15根据检测到的2比特模式信息段表示的录取数据率“d”控制选择器62。因此，选择器62就从预定电压V1，V2，…，Vn中选择一个与录取数据率“d”相应的电压。选择器62将所选电压送至模拟波形均衡器61，作为控制电压。模拟波形均衡器61对切换电路4的输出信号进行具有适合与录取数据率“d”有关的重放信号的特点的波形均衡处理。

第四实施例

本发明的第四实施例除了以录取盘代替磁带2以外与第一实施例类似。录取盘可以是光盘，也可以是磁盘。第四实施例用录放头与录取盘之间的相对速度来代替磁鼓转速和磁带速度。录放头与录取盘之间的相对速度可以在为数字信号录取和重放设备各工作模式指定的不同速度之间改变。在设备工作在任何模式进行录取期间，数字信号被录在录取盘上，而录取波长保持不变。

第五实施例

本发明的第五实施例除了PLL电路11产生的时钟信号用作采样时钟信号送至A/D变换器6和波形均衡器7以外与第一实施例类似。第五实施例中省去了采样时钟产生电路8。

第六实施例

图7示出了按本发明第六实施例构成的数字信号录取和重放设备的录取部分。

如图7所示，有四个磁头101a、101b、101c和101d安装在旋转磁鼓101上。磁头101a、101b、101c和101d随旋转磁鼓101一起旋转。旋转磁鼓101由磁鼓马达101M驱动。磁头101a和101b相互径向相对。磁头101a具有第一预定方位角，而磁头101b具有与第一预定方位角不同的第二预定方位角。磁头101c和101d相互径向相对。磁头101c具有第一预定方位角，而磁头101d具有第二预定方位角。磁头101a和101c紧挨在一起，形成第一对磁头。磁头101b和101d紧挨在一起，形成第二对磁头。

磁带102螺旋状地包在旋转磁鼓101的外周表面的大约占180°的角度范围部分。磁带102由主导轴102A向旋转磁鼓101馈送。主导轴102A由主导轴马达102M驱动。数字信息信号按数据块逐个记录在磁带102上。录取数字信息信号是利用磁头101a和101b或利用磁头101a、101b、101c和101d来实现的。

图7的录取部分包括一个接收输入数字视频信号的录取信号处理器120。录取信号处理器120包括添加ECC(添加差错校正码)和重排电路121A和121B，以及格式化电路122A和122B。添加ECC和重排电路121A和121B接收输入数字视频信号。格式化电路122A和122B分别接在添加ECC和重排电路121A和121B后。

图7的录取部分包括录取放大器125a、125b、125c和125d。录取放大器125a和125b接在录取信号处理器120的格式化电路122A后，而录取放大器125c和125d接在录取信号处理器120的格式化电路122B后。

录取放大器125a的输出端经切换电路126和旋转变压器(未示出)接至磁头101a。录取放大器125b的输出端经切换电路126和旋转变压器(未示出)接至磁头101b。录取放大器125c的输出端经切换电路126和旋转变压器(未示出)接至磁头101c。录取放大器125d的输出端经切换电路126和旋转变压器(未示出)接至磁头101d。

图7的录取部分还包括HSW(磁头切换)脉冲产生电路105、磁鼓伺服电路116、主导轴伺服电路117、时钟产生电路131和模式编码器133。HSW脉冲产生电路105与切换电路126、磁鼓伺服电路116和模式编码器133连接。磁鼓伺服电路116与磁鼓马达102M和模式编码器133连接。时钟产生电路131与录取信号处理器120和模式编码器133连接。模式编码器133与录取信号处理器120连接。

记录在录带102上的数字信息信号包括主数据、子代码数据和辅助数据。主数据表示主要信息。辅助数据划分为若干个各具固定长度的数据包。每个数据包含有一些辅助信息段和相关的标识信息段。这些辅助信息段的例子有：表示盒带标识号的信息段，与时间代码相应的信息段，表示录取日期的信息段，表示信号源的信息段，以及与指示程序标题和程序摘要的文本数据相应的信息段。

在磁带102上形成一系列记录主数据、子代码数据和数据包的倾斜磁道。每条倾斜磁道上依次排列着规模相同的若干与数据块相应的、称为同步块的数据区。每个同步块具有图2所示的预定格式。磁带102上的每条倾斜磁道具有图3所示的预定格式。每条倾斜有一个包括4个子代码同步块41的子代码区33(见图3)。每个子代码同步块具有图4所示的预定格式。

表示组合方式(r，v，d，n)的模式信息段录在子代码同步块41内，情况与本发明第一实施例中的相同。其中，“r”标示信号录取期间旋转磁鼓101的转速(rpm)，也就是磁头101a、101b、101c、101d的转速。此外，“v”标示信号录取期间磁带102的馈送或走带速度(mm/s)。还有，“d”标示录取数据率，而“n”标示在信号录取期间使用磁头101a、101b、101c、101d中的磁头的数目。

分别将模式信息段的不同状态分配给不同的组合方式(r，v，d，n)。例如，模式信息段的第一预定状态分配给与预定模式①相应的组合方式(1800，30，20，2)，模式信息段的第二预定状态分配给与预定模式②相应的组合方式(1800，60，40，4)，而模式信息段的第三预定状态分配给与预定模式③相应的组合方式(3600，120，80，4)。

信号录取设计成使得与录在磁带102上的数字信号有关的波长保持近似等于一个预定的恒定值。具体地说，值“d/(r·n)”设置为近似等于一个给定值。

旋转磁鼓转速(磁头转速)“r”能在包括1800rpm和3600 rpm的一些预定值之间改变。磁带速度“v”能在包括30mm/s、60mm/s和120mm/s的一些预定值之间改变。录取数据率“d”能在包括20Mbps、40Mbps、和80Mbps的一些预定值之间改变。使用磁头数“n”能在“2”和“4”之间改变。如前面所述，与录在磁带102上的数字信号有关的波长保持近似等于预定的恒定值。在每条倾斜磁道中，主数据区37前的子代码区33装有表示组合方式(r，v，d，n)的模式信息段。

图7的录取部分能在包括预定模式①、预定模式②和预定模式③的不同模式工作。模式编码器133接收表示所要求的图7所示接收部分工作模式的模式设置信号。例如，模式设置信号由一个手动开关(未示出)产生。

模式编码器133将模式设置信号编码成表示组合方式(r，v，d，n)的模式信息信号。在模式设置信号表示的所要求的模式与预定模式①一致时，模式信息信号表示的组合方式(r，v，d，n)就等于组合方式(1800，30，20，2)。在模式设置信号表示的所要求的模式与预定模式②一致时，模式信息信号表示的组合方式(r，v，d，n)就等于组合方式(1800，60，40，4)。在模式设置信号表示的所要求的模式与预定模式③一致时，模式信息信号表示的组合方式(r，v，d，n)就等于组合方式(3600，120，80，4)。模式编码器133将模式信息信号输出给录取信号处理器120。

模式编码器133将模式设置信号变换成一个表示所要求的旋转磁鼓转速的第一控制信号。在模式设置信号表示的所要求的模式与预定模式①一致时，第一控制信号表示的所要求的旋转磁鼓转速就等于1800rpm。在模式设置信号表示的所要求的模式与预定模式②一致时，第一控制信号表示的所要求的旋转磁鼓转速就等于1800rpm。在模式设置信号表示的所要求的模式与预定模式③一致时，第一控制信号表示的所要求的旋转磁鼓转速就等于3600rpm。模式编码器133将第一控制信号输出给磁鼓伺服电路116。磁鼓伺服电路116根据第一控制信号控制磁鼓马达101M，使得旋转磁鼓101的转速等于第一控制信号表示的所要求的旋转磁鼓转速。

模式编码器133将模式设置信号变换成一个表示所要求的磁带速度的第二控制信号。在模式设置信号表示的所要求的模式与预定模式①一致时，第二控制信号表示的所要求的磁带速度就等于30mm/s。在模式设置信号表示的所要求的模式与预定模式②一致时，第二控制信号表示的所要求的磁带速度就等于60mm/s。在模式设置信号表示的所要求的模式与预定模式③一致时，第二控制信号表示的所要求的磁带速度就等于120mm/s。模式编码器133将第二控制信号输出给主导轴伺服电路117。主导轴伺服电路117根据第二控制信号控制主导轴马达102M，使得磁带102的走带速度等于第二控制信号表示的所要求的磁带速度。

模式编码器133将模式设置信号变换成一个表示所要求的时钟信号频率的第三控制信号。在模式设置信号表示的所要求的模式与预定模式①一致时，第三控制信号表示的所要求的时钟信号频率就等于与20Mbps数据率相应的值。在模式设置信号表示的所要求的模式与预定模式②一致时，第三控制信号表示的所要求的时钟信号频率就等于与20Mpbs数据率相应的值。在模式设置信号表示的所要求的模式与预定模式③一致时，第三控制信号表示的所要求的时钟信号频率就等于与40Mbps数据率相应的值。模式编码器133将第三控制信号输出给时钟产生电路131。时钟产生电路131根据第三控制信号产生频率等于第三控制信号表示的所要求的时钟信号频率的时钟信号。时钟产生电路131将所产生的时钟信号输出给录取信号处理器120。

模式编码器133将模式设置信号变换成一个表示所要求的使用磁头数的第四控制信号。在模式设置信号表示的所要求的模式与预定模式①一致时，第四控制信号表示的所要求的使用磁头数就等于“2”。在模式设置信号表示的所要求的模式与预定模式②一致时，第四控制信号表示的所要求的使用磁头数就等于“4”。在模式设置信号表示的所要求的模式与预定模式③一致时，第四控制信号表示的所要求的使用磁头数就等于“4”。模式编码器133将第四控制信号输出给HSW脉冲产生电路105。HSW脉冲产生电路105根据第四控制信号产生一个HSW脉冲信号。所产生的HSW脉冲信号适合第四控制信号表示的所要求的使用磁头数。HSW脉冲产生电路105将HSW脉冲信号送至切换电路126。HSW脉冲信号能使使用磁头的数目等于第四控制信号表示的所要求的使用磁头数。

例如，模式编码器133包括一个存有表示模式设置信号、模式信息信号、第一控制信号、第二控制信号、第三控制信号和第四控制信号这些信号之间的关系的表的ROM。在这种情况下，模式编码器133就根据模式设置信号通过查表操作来产生模式信息信号、第一控制信号、第二控制信号、第三控制信号和第四控制信号。

磁鼓伺服电路116包括一个对磁鼓马达101M进行驱动和控制、使它具有恒定转速和恒定相位的反馈环路。在磁鼓伺服电路116中，有一个频率取决于磁鼓马达转速的速度指示脉冲信号加至作为反馈环路一部分的频率检测电路。频率检测电路将速度指示脉冲信号的频率与一个基准信号的频率进行比较，产生一个取决于速度指示脉冲信号的频率与基准信号的频率之间的误差的速度误差信号。磁鼓马达101M根据速度误差信号加以控制，使得磁鼓马达101M的实际转速等于基准信号所规定的恒定转速。磁鼓伺服电路116有一个根据模式编码器133输出的第一控制信号改变基准信号的部件。第一控制信号可以直接用作基准信号。

磁鼓伺服电路116还有一个产生一个取决于旋转磁鼓101的转动或角位置的信号的部件。磁鼓伺服电路116将所产生的这个信号输出给HSW脉冲产生电路105。HSW脉冲产生电路105根据磁鼓伺服电路116的输出信号调整HSW脉冲信号，使得由切换电路126执行的信号选择(磁头选择)适合旋转磁鼓101旋转的定时关系。

主导轴伺服电路117包括一个对主导轴马达102M进行驱动和控制、使它具有恒定转速和恒定相位的反馈环路。在主导轴伺服电路117中，有一个频率取决于主导轴马达102M的转速的速度指示脉冲信号加至作为反馈环路一部分的频率检测电路。频率检测电路将速度指示脉冲信号的频率与一个基准信号的频率进行比较，产生一个取决于速度指示脉冲信号的频率与基准信号的频率之间的误差的速度误差信号。主导轴马达102M根据速度误差信号加以控制，使得主导轴马达102M的实际转速等于基准信号所规定的恒定转速。主导轴伺服电路117有一个根据模式编码器133输出的第二控制信号改变基准信号的部件。第二控制信号可以直接用作基准信号。

录取信号处理器120接收模式编码器133输出的模式信息信号。在模式信息信号表示的组合方式(r，v，d，n)与预定模式①相应时，录取信号处理器120激活添加ECC和重排电路121A和格式化电路122A，而去活添加ECC和重排电路121B和格式化电路122B。在模式信息信号表示的组合方式(r，v，d，n)与预定模式②相应时，录取信号处理器120激活所有的添加ECC和重排电路121A、121B和格式化电路122A、122B。在模式信息信号表示的组合方式(r，v，d，n)与预定模式③相应时，录取信号处理器120也激活所有的添加ECC和重排电路121A，121B和格式化电路122A、122B。

在模式设置信号表示的所要求的模式与预定模式①一致的情况下，图7的录取部分的工作情况如下。在这种情况下，模式信息信号表示的组合方式(r，v，d，n)与预定模式①相应，因此添加ECC和重排电路121A和格式化电路122A激活，而添加ECC和重排电路121B和格式化电路122B去活。如前面所指出的那样，添加ECC和重排电路121A接收输入数字视频信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号对输入数字视频信号进行添加ECC处理和重排处理。此外，添加ECC和重排电路121A还接收模式编码器133提供的模式信息信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号周期性地将模式信息信号加入输入数字视频信号。每次加入模式信息信号就形成一个录在磁带102上一条倾斜磁道的子代码区33内的模式信息段。此外，添加ECC和重排电路121A还将子代码数据和辅助数据加入输入数字视频信号。添加ECC和重排电路121A将合成的数字视频信号输出给格式化电路122A。格式化电路122A对添加ECC和重排电路121A的输出信号进行格式化处理和调制处理。具体地说，格式化电路122A为添加ECC和重排电路121A的输出信号每单位加一个同步信号和一个ID信号，形成一个同步块。这样，格式化电路122A就将添加ECC和重排电路121A的输出信号变换成一个相应的数据序列。此后，格式化电路122A对这个数据序列进行调制(编码)，以便录到磁带102上。格式化电路122A根据时钟产生电路131提供的时钟信号进行工作。格式化电路122A将经调制的信号输出给录取放大器125a和125b。录取放大器125a对格式化电路122A的输出信号进行放大，将经放大的信号输出给切换电路126。录取放大器125b对格式化电路122A的输出信号进行放大，将经放大的信号输出给切换电路126。

在模式设置信号表示的所要求的模式与预定模式①一致的情况下，切换电路126根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125a与磁头101a接通和断开。此外，切换电路126还根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125b与磁头101b接通和断开。通常，录取放大器125a在录取放大器125b与磁头101b断开时与磁头101a接通，而在录取放大器125b与磁头101b接通时与101a断开。但是，切换电路126一直将录取放大器125c和125d与磁头101c和101d断开。因此，只使用磁头101a和101b，从而使用磁头的数目等于“2”。录取放大器125a的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101a。录取和大器125a的输出信号由磁头101a录在磁带102上。录取放大器125b的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101b。录取放大器125b的输出信号由磁头101b录在磁带102上。

在模式设置信号表示的所要求的模式与预定模式①一致的情况下，时钟产生电路131输出的时钟信号的频率等于与20Mbps数据率相应的值(20MHz)。此外，旋转磁鼓101的转速为1800rpm，而磁带102的走带速度为30mm/s。

在模式设置信号表示的所要求的模式与预定模式②一致的情况下，图7的录取部分的工作情况如下。在这种情况下，模式信息信号表示的组合方式(r，v，d，n)与预定模式②相应，因此所有的添加ECC和重排电路121A、121B和格式化电路122A、122B都激活。如前面所指出的那样，添加ECC和重排电路121A、121B接收输入数字视频信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号周期性地接受和拒绝输入数字视频信号。同样，添加ECC和重排电路121B也根据时钟产生电路131提供的时钟信号周期性地接受和拒绝输入数字视频信号。在添加ECC和重排电路121A、121B中的一个接受输入数字视频信号时，另一个拒绝输入数字视频信号。因此，添加ECC和重排电路121A、121B将输入数字视频信号划分为第一和第二数字视频信号，分别接受第一和第二数字视频信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号对第一数字视频信号进行添加ECC处理和重排处理。此外，添加ECC和重排电路121A还接收模式编码器133提供的模式信息信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号周期性地将模式信息信号加入第一数字视频信号。每次加入模式信息信号就形成一个录在磁带102上一条倾斜磁道的子代码区33内的模式信息段。此外，添加ECC和重排电路121A还将子代码数据和辅助数据加入第一数字视频信号。添加ECC和重排电路121A将合成的数字视频信号输出给格式化电路122A。另一方面，添加ECC和重排电路121B根据时钟产生电路131提供的时钟信号对第二数字视频信号进行添加ECC处理和重排处理。此外，添加ECC和重排电路121B还接收模式编码器133提供的模式信息信号。添加ECC和重排电路121B根据时钟产生电路131提供的时钟信号周期性地将模式信息信号加入第二数字视频信号。每次加入模式信息信号就形成一个录在磁带102上一条倾斜磁道的子代码区33内的模式信息段。此外，添加ECC和重排电路121B还将子代码数据和辅助数据加入第二数字视频信号。添加ECC和重排电路121B将合成的数字视频信号输出给格式化电路122B。

在模式设置信号表示的所要求的模式与预定模式②一致的情况下，格式化电路122A对添加ECC和重排电路121A的输出信号进行格式化处理和调制处理。具体地说，格式化电路122A为添加ECC和重排电路121A的输出信号每单位加一个同步信号和一个ID信号，形成一个同步块。这样，格式化电路122A就将添加ECC和重排电路121A的输出信号变换成一个相应的数据序列。此后，格式化电路122A对这个数据序列进行调制(编码)，以便录到磁带102上。格式化电路122A根据时钟产生电路131提供的时钟信号进行工作。格式化电路122A将经调制的信号输出给录取放大器125a和125b。录取和大器125a对格式化电路122A的输出信号进行放大，将经放大的信号输出给切换电路126。录取放大器125b对格式化电路1 22A的输出信号进行放大，将经放大的信号输出给切换电路126。另一方面，格式化电路122B对添加ECC和重排电路121B的输出信号进行格式化处理和调制处理。具体地说，格式化电路122B为添加ECC和重排电路121B的输出信号每单位加一个同步信号和一个ID信号，形成一个同步块。这样，格式化电路122B就将添加ECC和重排电路121B的输出信号变换成一个相应的数据序列。此后，格式化电路122B对这个数据序列进行调制(编码)，以便录到磁带102上。格式化电路122B根据时钟产生电路131提供的时钟信号进行工作。格式化电路122B将经调制的信号输出给录取放大器125c和125d。录取放大器125c对格式化电路122B的输出信号进行放大，将经放大的信号输出给切换电路126。录取放大器125d对格式化电路122B的输出信号进行放大，将经放大的信号输出给切换电路126。

在模式设置信息表示的所要求的模式与预定模式②一致的情况下，切换电路126根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125a与磁头101a接通和断开。此外，切换电路126还根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125b与磁头101b接通和断开。而且，切换电路126根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125c与磁头101c接通和断开。此外，切换电路126还根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125d与磁头101d接通和断开。通常，录取放大器125a和125c在录取放大器125b和125d分别与磁头101b和101d断开时分别与磁头101a和101c接通，而在录取放大器125b和125d分别与磁头101b和101d接通时分别与磁头101a和101c断开。因此，使用了所有的磁头101a、101b、101c和101d，从而使用磁头的数目等于“4”。录取放大器125a的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101a。录取放大器125a的输出信号由磁头101a录在磁带102上。录取放大器125b的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101b。录取放大器125b的输出信号由磁头101b录在磁带102上。录取放大器125c的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101c。录取放大器125c的输出信号由磁头101c录在磁带102上。录取放大器125d的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101d。录取放大器125d的输出信号由磁头101d录在磁带102上。

在模式设置信号表示的所要求的模式与预定模式②一致的情况下，时钟产生电路131输出的时钟信号的频率等于与20Mbps数据率相应的值(20MHz)。由于格式化电路122A和122B的输出信号的数据率都是20Mbps，而格式化电路122A和122B的输出信号同时录在磁带102上，因此总的数据率等于40Mbps。旋转磁鼓101的转速为1800rpm，而磁带102的走带速度为60mm/s。

在模式设置信号表示的所要求的模式与预定模式③一致的情况下，图7的录取部分的工作情况如下。在这种情况下，模式信息信号表示的组合方式(r，v，d，n)与预定模式③相应，因此所有的添加ECC和重排电路121A、121B和格式化电路122A、122B都激活。如前面所指出的那样，添加ECC和重排电路121A、121B接收输入数字视频信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号周期性地接受和拒绝输入数字视频信号。同样，添加ECC和重排电路121B也根据时钟产生电路131提供的时钟信号周期性地接受和拒绝输入数字视频信号。在添加ECC和重排电路121A、121B中的一个接受输入数字视频信号时，另一个拒绝输入数字视频信号。因此，添加ECC和重排电路121A、121B将输入数字视频信号划分为第一和第二数字视频信号，分别接受第一和第二数字视频信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号对第一数字视频信号进行添加ECC处理和重排处理。此外，添加ECC和重排电路121A还接收模式编码器133提供的模式信息信号。添加ECC和重排电路121A根据时钟产生电路131提供的时钟信号周期性地将模式信息信号加入第一数字视频信号。每次加入模式信息信号就形成一个录在磁带102上一条倾斜磁道的子代码区33内的模式信息段。此外，添加ECC和重排电路121A还将子代码数据和辅助数据加入第一数字视频信号。添加ECC和重排电路121A将合成的数字视频信号输出给格式化电路122A。另一方面，添加ECC和重排电路121B根据时钟产生电路131提供的时钟信号对第二数字视频信号进行添加ECC处理和重排处理。此外，添加ECC和重排电路121B还接收模式编码器133提供的模式信息信号。添加ECC和重排电路121B根据时钟产生电路131提供的时钟信号周期性地将模式信息信号加入第二数字视频信号。每次加入模式信息信号就形成一个录在磁带102上一条倾斜磁道的子代码区33内的模式信息段。此外添加ECC和重排电路121B还将子代码数据和辅助数据加入第二数字视频信号。添加ECC和重排电路121B将合成的数字视频信号输出给格式化电路122B。

在模式设置信号表示的所要求的模式与预定模式③一致的情况下，格式化电路122A对添加ECC和重排电路121A的输出信号进行格式化处理和调制处理。具体地说，格式化电路122A为添加ECC和重排电路121A的输出信号每单位加一个同步信号和一个ID信号，形成一个同步块。这样，格式化电路122A就将添加ECC和重排电路121A的输出信号变换成一个相应的数据序列。此后，格式化电路122A对这个数据序列进行调制(编码)，以便录到磁带102上。格式化电路122A根据时钟产生电路131提供的时钟信号进行工作。格式化电路122A将经调制的信号输出给录取放大器125a和125b。录取放大器125a对格式化电路122A的输出信号进行放大，将经放大的信号输出给切换电路126。录取放大器125b对格式化电路122A的输出信号进行放大，将经放大的信号输出给切换电路126。另一方面，格式化电路122B对添加ECC和重排电路121B的输出信号进行格式化处理和调制处理。具体地说，格式化电路122B为添加ECC和重排电路121B的输出信号每单位加一个同步信号和一个ID信号，形成一个同步块。这样，格式化电路122B就将添加ECC和重排电路121B的输出信号变换成一个相应的数据序列。此后，格式化电路122B对这个数据序列进行调制(编码)，以便录到磁带102上。格式化电路122B根据时钟产生电路131提供的时钟信号进行工作。格式化电路122B将经调制的信号输出给录取放大器125c和125d。录取放大器125c对格式化电路122B的输出信号进行放大，将经放大的信号输出给切换电路126。录取放大器125d对格式化电路122B的输出信号进行放大，将经放大的信号输出给切换电路126。

在模式设置信号表示的所要求的模式与预定模式③一致的情况下，切换电路126根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125a与磁头101a接通和断开。此外，切换电路126还根据HSW脉冲产生电路105输出的HSW脉冲周期性地将录取放大器125b与磁头101b接通和断开。而且，切换电路126根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125c与磁头101c接通和断开。此外，切换电路126还根据HSW脉冲产生电路105输出的HSW脉冲信号周期性地将录取放大器125d与磁头101d接通和断开。通常，录取放大器125a和125c在录取放大器125b和125d分别与磁头101b和101d断开时分别与磁头101a和101c接通，而在录取放大器125b和125d分别与磁头101b和101d接通时分别与磁头101a和101c断开。因此，使用了所有的磁头101a、101b、101c和101d，从而使用磁头的数目等于“4”。录取放大器125a的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101a。录取放大器125a的输出信号由磁头101a录在磁带102上。录取放大器125b的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101b。录取放大器125b的输出信号由磁头101b录在磁带102上。录取放大器125c的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101c。录取放大器125c的输出信号由磁头101c录在磁带102上。录取放大器125d的输出信号通过切换电路126和旋转变压器(未示出)发送给磁头101d。录取放大器125d的输出信号由磁头101d录在磁带102上。

在模式设置信号表示的所要求的模式与预定模式③一致的情况下，时钟产生电路131输出的时钟信号的频率等于与40Mbps数据率相应的值(40MHz)。由于格式化电路122A和122B的输出信号的数据率都是40Mbps，而格式化电路122A和122B的输出信号同时录在磁带102上，因此总的数据率等于80Mbps。磁鼓101以3600rpm的转速旋转，而磁带102以60mm/s的速度送带。

由以上说明可见，图7的录取部分可以根据送给模式编码器133的模式设置信号工作在第一、第二或第三模式。第一模式相应于预定模式①，第二模式相应于预定模式②，而第三模式相应于预定模式③。

图8示出了按本发明第六实施例构成的数字信号录取和重放设备的重放部分。图8所示重放部分对沿一系列倾斜磁道由图7的录取部分或与图7的录取部分类似的录取设备录有数字视频信号(信息信号)的磁带102进行操作。因此，在磁带102的每条磁道中，主数据区37前的子代码区33装有一个表合组合方式(r，v，d，n)的模式信息段。

在图8的重放部分中，磁头101a、101b、101c和101d通过旋转变压器和前置放大器103a、103b、103c和103d与切换电路104连接。切换电路104与HSW脉冲产生电路105连接。接在切换电路104后的信号处理级分为第一和第二部分。第一部分与磁头101a和101b有关，而第二部分与磁头101c和101d有关。第一和第二部分在结构上和功能上都是类似的。因此，图8中只示出了第一部分，将在下面对此加以说明。

切换电路104后依次接有A/D变换器106、波形均衡器107和检测器109。A/D变换器106和波形均衡器107都与采样时钟产生电路108连接。检测器109接至鉴别器110和PLL电路111。鉴别器110与PLL电路111和同步信号检测电路113连接。PLL电路111与同步信号检测电路113连接。PLL电路111还与速度电压产生电路112连接。同步信号检测电路113后依次接着差错校正电路114和模式检测解码器115。模式检测解码器115与HSW脉冲产生电路105、采样时钟产生电路108、速度电压产生电路112、磁鼓伺服电路116和主导轴伺服电路117连接。磁鼓伺服电路116控制使磁鼓101旋转的磁鼓马达101M。磁鼓伺服电路116与HSW脉冲产生电路105连接。主导轴伺服电路117对驱动磁带102的主导轴马达102M进行控制。

图8的重放部分的工作情况如下。在开始重放时，旋转磁鼓转速“r”、磁带速度“v”、录取数据率“d”和使用磁头数“n”分别使用相应的预定初始值r1、v1、d1和n1。这些初始值选择成使所录取的与预定恒定录取波长有关的数字信号能正确得到恢复。

在重放过程开始时，磁鼓伺服电路116控制磁鼓马达101M，使旋转磁鼓101以初始转速r1旋转，而主导轴伺服电路117控制主导轴马达102M，使磁带102以初始速度v1走带。在重放过程开始时，HSW脉冲产生电路105产生一个预定的初始HSW脉冲信号；送至切换电路104。初始HSW脉冲信号设计成使得使用磁头的数目等于初始数n1。

因此；磁头101a、101b、101c和101d开始对磁带102进行扫描，开始重放所扫到的信息信号(数字视频信号)。即使磁头101a、101b、101c和101d在磁带102上的轨迹与磁带102上的磁道不一致，使得磁头101a、101b、101c和101d只扫描到部分磁道，但由于每条磁道有多个子代码同步块41，磁头101a、101b、101c和101d也能可靠地扫到子代码同步块41。磁头101a、101b、101c和101d的输出信号，即磁头101a、101b、101c和101d重放的信号，经各旋转变压器和前置放大器103a、103b、103c和103d送至切换电路104。在初始使用磁头数n1为“2”时，切换电路104根据初始HSW脉冲信号周期性交替地从磁头101a和101b重放的信号中选择一个信号。切换电路104将所选的重放信号送至A/D变换器106。在初始使用磁头数n1为“4”时，切换电路104根据初始HSW脉冲信号依次周期性地从四个重放信号中选择两个重放信号。具体地说，切换电路104在第一周期期间选择前置放大器103a和103c的输出信号(即磁头101a和101c的输出信号)，而在第二周期期间选择前置放大器103b和103d的输出信号(即磁头101b和101d的输出信号)。这样，切换电路104将前置放大器103a和103b的输出信号(即磁头101a和101b的输出信号)合并成一个第一重放信号；而将前置放大器103c和103d的输出信号(即磁头101c和101d的输出信号)合并成一个第二重放信号。切换电路104将第一重放信号送至A/D变换器106，而将第二重放信号送至信号处理级第二部分的A/D变换器(未示出)。

在重放过程开始时，采样时钟产生电路108产生一个预定的初始采样时钟信号，送至A/D变换器106和波形均衡器107。A/D变换器106根据初始采样时钟信号将切换电路104的输出信号变换成相应的数字信号。A/D变换器106将这个数字信号送至波形均衡器107。波形均衡器107根据初始采样时钟信号对A/D变换器106的输出信号进行所知的波形均衡处理。波形均衡器107将经处理的信号输出给检测器109。初始采样时钟信号具有预定频率，至少等于所录信息信号上限频率的两倍，以适合与初始录取数据率d1相应的信息信号的A/D变换和波形均衡。

检测器109将波形均衡器107的输出信号与一个预定门限值进行比较，从而将波形均衡器109的输出信号变换成二进制信号(即二分层信号或二值信号)。检测器107将这二进制信号输出给鉴别器110和PLL电路111。

速度电压产生电路112产生一个与速度有关的速度电压，送至PLL电路111。PLL电路111包括一个产生频率受速度电压控制的信号的压控振荡器(VCO)。在重放过程开始时，速度电压产生电路112产生一个预定的初始电压，送至PLL电路111。在PLL电路111中，VCO产生的信号的频率受到这个初始电压的控制。初始电压设计成使PLL电路111能从信息信号中提取一个与初始录取数据率d1相应的时钟信号。因此，PLL电路111从检测器109的输出信号中提取一个时钟信号。所提取的时钟信号的周期与重放信号的一个比特相应。所以，所提取的时钟信号是一个与比特相应的时钟信号。PLL电路111将所提取的时钟信号输出给鉴别器110和同步信号检测电路113，作为一个重放时钟信号。鉴别器110根据重放时钟信号周期性地锁存检测器109的输出信号，从而鉴别或检测在检测器109的输出信号中的数据。鉴别器110将检测到的数据输出给同步信号检测电路113。

同步信号检测电路113在鉴别器110的输出信号中检测每一个具有已知固定模式(预定模式)的同步信号。同步信号检测电路113根据检测到的同步信号对鉴别器110的输出信号进行解调处理和解格式化处理。同步信号检测电路113将所得出的数据输出给差错校正电路114。差错校正电路114周期性地对同步信号检测电路113的输出信号进行差错校正处理。差错校正处理利用同步信号检测电路113输出的数据中的各差错校正码信号进行。差错校正电路114将经校正的数据输出给模式检测解码器115。此外，差错校正电路114还将经校正的数据送至下级处理电路(未示出)，作为与磁头101a和101b有关的有效数据。

模式检测解码器115从差错校正电路114的输出信号中提取每个子代码同步块41内的数据。模式检测解码器115对所提取的数据中表示组合方式(r，v，d，n)的每个模式信息段进行检测。因此，模式检测解码器115恢复了旋转磁鼓转速(磁头转速)“r”的信息段、磁带速度“v”的信息段、录取数据率“d”的信息段和使用磁头数“n”的信息段。

模式检测解码器115根据旋转磁鼓转速“r”的信息段产生一个第一控制信号，送至磁鼓伺服电路116。磁鼓伺服电路116根据第一控制信号控制磁鼓马达101M，使得旋转磁鼓101的转速从初始转速r1改变为旋转磁鼓转速“r”，如果初始转速r1与旋转磁鼓转速“r”不同的话。在第一控制信号与预定模式①相应时，旋转磁鼓转速“r”设置为1800rpm。在第一控制信号与预定模式②相应时，旋转磁鼓转速“r”设置为1800rpm。在第一控制信号与预定模式③相应时，旋转磁鼓转速“r”设置为3600rpm。

模式检测解码器115根据磁带速度“v”的信息段产生一个第二控制信号，送至主导轴伺服电路117。主导轴伺服电路117根据第二控制信号控制主导轴马达102M，使得磁带102的走带速度从初始速度v1改变为磁带速度“v”，如果初始速度v1与磁带速度“v”不同的话。在第二控制信号与预定模式①相应时，磁带速度“v”设置为30mm/s。在第二控制信号与预定模式②相应时，磁带速度“v”设置为60mm/s。在第二控制信号与预定模式③相应时，磁带速度“v”设置为120mm/s。

模式检测解码器115根据录取数据率“d”的信息段产生一个第三控制信号，送至采样时钟产生电路108。采样时钟产生电路108根据第三控制信号产生一个采样时钟信号，这个采样时钟信号的频率适合与录取数据率“d”有关的重放信号的A/D变换和波形均衡。采样时钟产生电路108将所产生的采样时钟信号送至A/D变换器106和波形均衡器107。如果初始采样时钟信号不符合录取数据率“d”，采样时钟信号就被更新为适应与录取数据率“d”有关的重放信号的状态。A/D变换器106根据采样时钟信号将切换电路104的输出信号变换成相应的数字信号，送至波形均衡器107。波形均衡器107根据采样时钟信号对A/D变换器106的输出信号进行所知的波形均衡处理。波形均衡器107将经处理的信号输出给检测器109。

采样时钟产生电路108设计成使得所产生的采样时钟信号的频率能根据模式检测解码器115输出的第三控制信号改变。具体地说，采样时钟信号的频率可以在与20Mbps数据率(相当于20Mbps的录取数据率或40Mbps的录取数据率的二分之一)相应的值和与40Mbps数据率(相当于80Mbps的录取数据率的二分之一)相应的值之间改变。在第三控制信号与预定模式①相应时，采样时钟信号的频率设置为与20Mbps数据率(相当于20Mbps的录取数据率)相应的值。在第三控制信号与预定模式②相应时，采样时钟信号的频率设置为与20Mbps数据率(相当于40Mbps的录取数据率的二分之一)相应的值。在第三控制信号与预定模式③相应时，采样时钟信号的频率设置为与40Mbps数据率(相当于80Mbps的录取数据率的二分之一)相应的值。

此外，模式检测解码器115还将第三控制信号输出给速度电压产生电路112。速度电压产生电路112根据第三控制信号产生一个速度电压。这个速度电压适合与录取数据率“d”有关的重放信号。速度电压产生电路112将所产生的速度电压加至PLL电路111中的VCO。在PLL电路111中，VCO产生的信号的频率受速度电压的控制。PLL电路111根据速度电压从检测器109的输出信号中提取时钟信号。如果加至PLL电路111中VCO的初始电压不符合录取数据率“d”，这个初始电压就会被适合与录取数据率“d”有关的重放信号的速度电压代替。

模式检测解码器115根据使用磁头数“n”产生一个第四控制信号，送至HSW脉冲产生电路105。HSW脉冲产生电路105根据第四控制信号产生一个HSW脉冲信号。所产生的HSW脉冲信号与使用磁头数“n”相应。HSW脉冲产生电路105将HSW脉冲信号送至切换电路104。HSW脉冲信号能使所用磁头的数目等于使用磁头数“n”。如果初始磁头数n1与使用磁头数“n”，就将所用磁头的数目从初始磁头数n1改变为使用磁头数“n”。在第四控制信号与预定模式①相应时，使用磁头数“n”设置为“2”。在第四控制信号与预定模式②相应时，使用磁头数“n”设置为“4”。在第四控制信号与预定模式③相应时，使用磁头数“n”设置为“4”。

磁鼓伺服电路116有一个产生一个与旋转磁鼓101的转动或旋转磁鼓101的角位置有关的信号的部件。磁鼓伺服电路116将所产生的信号输出给HSW脉冲产生电路105。HSW脉冲产生电路105根据磁鼓伺服电路116的输出信号调整HSW脉冲信号，使得切换电路104进行的信号选择处理(磁头选择处理)与旋转磁鼓101的转动有一个合适的定时关系。

从以上说明可见，在重放过程的初始阶段后，马上就能使旋转磁鼓转速(磁头转速)、磁带速度和使用磁头数与在信号录取期间所用的一致。此外，采样时钟产生电路108和速度电压产生电路112也能控制成符合录取数据率。

Claims (6)

1.一种数字信号录取和重放设备，所述设备包括：

多个录放头；

通过其中一些录放头将含有信息信号的数字信号录到录取媒体上、在录取媒体上依次形成一系列信息道的第一装置；

通过其中一些录放头从录取媒体重放数字信号的第二装置；

以可变数据处理率处理由第二装置重放的数字信号、从由第二装置重放的数字信号中恢复信息信号的重放信号处理电路；

在第一装置进行录取期间将录放头的速度、录取媒体的速度、录取的数据率和使用录放头的数目分别设置为相应可变值的第三装置；

使第一装置能将数字信号和表示由第三装置设置的这些值的模式信号以预定的恒定录取波长录到录取媒体的信息道上的第四装置；

在第二装置开始重放时将录放头的速度、录取媒体的速度、数据处理率和使用录放头的数目分别设置为相应预定的初始值的第五装置；

检测在由第二装置重放的数字信号中的模式信号的第六装置；

在第二装置开始重放后使录放头的速度、录取媒体的速度和使用录放头的数目分别等于由第六装置检测到的模式信号表示的各相应值的笫七装置；以及

在第二装置开始重放后将数据处理率控制到与由第六装置检测到的模式信号表示的录取数据率值相符的值的第八装置。

2.一种数字信号录取和重放设备，所述设备包括：

多个可旋转的录放头；

通过其中一些录放头将含有信息信号的数字信号录到录取带上、在录取带上依次形成一系列倾斜信息道的第一装置；

通过其中一些录放头从录取带重放数字信号的第二装置；

以可变数据处理率处理由第二装置重放的数字信号、从由第二装置重放的数字信号中恢复信息信号的重放信号处理电路；

在第一装置进行录取期间将录放头的转速、录取带的供带速度、录取的数据率和使用录放头的数目分别设置为相应可变值的第三装置；

使第一装置能将数字信号和表示由第三装置设置的这些值的模式信号以预定的恒定录取波长录到录取带的倾斜信息道上的第四装置；

在第二装置开始重放时将录放头的转速、录取带的供带速度、数据处理率和使用录放头的数目分别设置为相应预定的初始值的第五装置；

检测在由第二装置重放的数字信号中的模式信号的第六装置；

在第二装置开始重放后使录放头的转速、录取带的供带速度和使用录放头的数目分别等于由第六装置检测到的模式信号表示的各相应值的第七装置；以及

在第二装置开始重放后将数据处理率控制到与由第六装置检测到的模式信号表示的录取数据率值相符的值的第八装置。

3.一种如在权利要求2中所述的数字信号录取和重放设备，其中值“d/(r·n)”在第一装置进行录取期间保持恒定，而“d”、“r”和“n”分别表示录放头的转速、录取带的供带速度和使用录放头的数目。

4.一种如在权利要求2中所述的数字信号录取和重放设备，其中重放信号处理电路包括：1)根据确定数据处理率的采样时钟信号对由第二装置重放的数字信号进行波形均衡处理的波形均衡器；2)将波形均衡器的输出信号变换成二进制信号的检测器；3)从检测器的输出信号中复现时钟信号的锁相环电路；以及4)根据由锁相环电路复现的时钟信号从检测器的输出信号中产生重放数据的鉴别器，而其中第八装置包括根据由第六装置检测到的模式信号表示的录取数据率值控制采样时钟信号频率的采样时钟产生电路。

5.一种如在权利要求2中所述的数字信号录取和重放设备，其中每条倾斜的信息道包括一个装有由数字信号表示的主信息和一个装有模式信号的子代码数据区。

6.一种数字信号录取和重放设备，所述设备包括：

多个可相对录取盘运动的录放头；

通过其中至少一个录放头将含有信息信号的数字信号录到录取盘上、在录取盘上依次形成一系列信息道的第一装置；

通过其中至少一个录放头从录取盘重放数字信号的第二装置；

以可变数据处理率处理由第二装置重放的数字信号、从由第二装置重放的数字信号中恢复信息信号的重放信号处理电路；

在第一装置进行录取期间将录放头与录取盘之间的相对速度、录取的数据率和使用录放头的数目分别设置为相应可变值的第三装置；

使第一装置能将数字信号和表示由第三装置设置的这些值的模式信号以预定的恒定录取波长录到录取盘的信息道上的第四装置；

在第二装置开始重放时将录放头与录取盘之间的相对速度、数据处理率和使用录放头的数目分别设置为相应预定的初始值的第五装置；

检测在由第二装置重放的数字信号中的模式信号的第六装置；

在第二装置开始重放后使录放头与录取带之间的相对速度和使用录放头的数目分别等于由第六装置检测到的模式信号表示的各相应值的第七装置；以及

在第二装置开始重放后将数据处理率控制到与由第六装置检测到的模式信号表示的录取数据率值相符的值的第八装置。