CN111180560A - 一种具有高逆向崩塌电压的外延结构 - Google Patents
一种具有高逆向崩塌电压的外延结构 Download PDFInfo
- Publication number
- CN111180560A CN111180560A CN202010134880.7A CN202010134880A CN111180560A CN 111180560 A CN111180560 A CN 111180560A CN 202010134880 A CN202010134880 A CN 202010134880A CN 111180560 A CN111180560 A CN 111180560A
- Authority
- CN
- China
- Prior art keywords
- layer
- gan
- temperature
- gan layer
- epitaxial structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003780 insertion Methods 0.000 claims abstract description 107
- 230000037431 insertion Effects 0.000 claims abstract description 107
- 239000004065 semiconductor Substances 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 5
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 33
- 230000015556 catabolic process Effects 0.000 abstract description 16
- 238000003892 spreading Methods 0.000 abstract description 4
- 230000007480 spreading Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 401
- 230000006872 improvement Effects 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 229910002704 AlGaN Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009643 growth defect Effects 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/26—Materials of the light emitting region
- H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
- H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
Abstract
本发明公开了一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层和第一插入层;所述第一半导体层包括高温N‑GaN层和低温N‑GaN层,所述高温N‑GaN层的形成温度高于所述低温N‑GaN层的形成温度;所述第一插入层设置在低温N‑GaN层和高温N‑GaN层之间,所述第一插入层由AlxGa1‑xN制成。本发明在高温N‑GaN层和低温N‑GaN层之间设置第一插入层,以减少第一半导体层内的晶格缺陷,强化第一半导体层的逆向崩溃电流散布,提高外延结构的逆向崩溃电压。
Description
技术领域
本发明涉及发光二极管技术领域,尤其涉及一种具有高逆向崩塌电压的外延结构。
背景技术
目前LED广泛应用在家电上当指示照明使用,但家电中含有很多电子组件会引起电感效应,导致家电中的电子回路产生逆向脉冲,引起电子组件逆向电压崩溃,从而导致LED漏电、烧毁。
具体的,向二极管组件所加的电压为P接负极而N接正极,当所加的电压在某一特定值以下时反向电流很小,而当所加电压值大于特定值时,反向电流会急剧增加,则此特定值就是所谓的逆向崩溃电压。
现有的LED外延结构如图1所示,包括衬底10、缓冲层20、第一半导体层30、超晶格层40、有源层50和第二半导体层60。上述LED外延结构,其逆向崩溃电压较低,只有15V左右。
由于现有LED的外延结构主要针对照明领域的应用,着重在芯片是否漏电方面,因此不适合应用在家电产品或电路密度高的产品上。
发明内容
本发明所要解决的技术问题在于,提供一种具有高逆向崩塌电压的外延结构,适用于家电产品或电路密度高的产品上。
为了解决上述技术问题,本发明提供了一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层和第一插入层;
所述第一半导体层包括高温N-GaN层和低温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由AlxGa1-xN制成。
作为上述方案的改进,x=0.12~0.17,所述第一插入层的厚度为50~150nm。
作为上述方案的改进,所述第一插入层的制作方法如下:
采用MOCVD工艺,在NH3、H2和N2的气氛下,通入TMGa和TMAl,在压力为180~220torr,温度为750~900℃的条件下,形成第一插入层,其中TMGa的流量为80~150scm/min,TMAl的流量为450~550scm/min。
作为上述方案的改进,还包括第二插入层,所述第二插入层设置在第一半导体层和超晶格层之间,所述第二插入层由掺杂Si的GaN制成。
作为上述方案的改进,所述第二插入层由若干周期的N+-GaN层和N--GaN层组成;
所述N+-GaN层的Si掺杂浓度大于N--GaN层的Si掺杂浓度。
作为上述方案的改进,所述N+-GaN层中Si掺杂浓度大于1*1019,所述N--GaN层中Si掺杂浓度为1*1018~5*1018;
所述N+-GaN层的厚度为20~50nm,所述N--GaN层的厚度为20~50nm。
作为上述方案的改进,还包括第三插入层,所述第三插入层设置在超晶格层和有源层之间,所述第三插入层由掺杂Si的GaN制成。
作为上述方案的改进,所述第三插入层由若干周期的N+-GaN层和N--GaN层组成;
所述N+-GaN层的Si掺杂浓度大于N--GaN层的Si掺杂浓度。
作为上述方案的改进,所述N+-GaN层中Si掺杂浓度大于1*1019,所述N--GaN层中Si掺杂浓度为1*1018~5*1018。
作为上述方案的改进,所述低温N-GaN层的形成温度为800~850℃,所述高温N-GaN层的形成温度为1000~1050℃。
实施本发明,具有如下有益效果:
本发明的第一半导体层在形成高温N-GaN层后再形成一层低温N-GaN层,起到缓冲、承接上下层的作用,以提高外延结构的整体质量。此外,本发明在高温N-GaN层和低温N-GaN层之间设置第一插入层,以减少第一半导体层内的晶格缺陷,强化第一半导体层的逆向崩溃电流散布,提高外延结构的逆向崩溃电压。
此外,本发明在第一半导体层和超晶格层之间插入由掺杂Si的GaN制成的第二插入层,利用Si来填补长晶的缺陷,提高GaN的品质,减少超晶格层的缺陷。
进一步地,本发明在超晶格层和有源层之间插入由掺杂Si的GaN制成第三插入层,利用Si来填补长晶的缺陷,提高GaN的品质,进一步减少有源层的缺陷,最终提高外延结构的整体质量。
附图说明
图1是现有外延结构的结构示意图;
图2是本发明外延结构的结构示意图;
图3是现有外延结构的缺陷示意图;
图4是本发明第一插入层插入在第一半导体层后的缺陷示意图;
图5是本发明第一插入层和第二插入层插入外延结构后的缺陷示意图;
图6是本发明第一插入层、第二插入层和第三插入层插入外延结构后的缺陷示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明作进一步地详细描述。
参见图2,本发明提供的一种具有高逆向崩塌电压的外延结构,包括衬底10、缓冲层20、第一半导体层30、超晶格层40、有源层50、第二半导体层60和第一插入层70。
本发明的衬底10为蓝宝石衬底、氮化硅衬底、硅衬底或氮化铝衬底,但不限于此。本发明的衬底10优选为蓝宝石衬底。
所述缓冲层20包括AlN层和U-GaN层,所述AlN层设置在衬底10和U-GaN层之间。
所述第一半导体层30包括高温N-GaN层31和低温N-GaN层32,所述高温N-GaN层31设置在U-GaN层和低温N-GaN层32之间,所述低温N-GaN层32的形成温度小于高温N-GaN层31的形成温度。
优选的,所述低温N-GaN层32的形成温度为800~850℃,所述高温N-GaN层31的形成温度为1000~1050℃。
在完成第一半导体层30后需要形成有源层50,由于有源层50的形成温度低于高温N-GaN层31的形成温度,因此本发明的第一半导体层30在形成高温N-GaN层31后再形成一层低温N-GaN层32,起到缓冲、承接上下层的作用,以提高外延结构的整体质量。
如图3所示,生长在衬底10上的第一半导体层30,由于GaN与Al2O3之间的晶格差异较大,因此第一半导体层30内部具有较大的晶格缺陷,若有源层直接形成在第一半导体层30上,也会导致有源层存在较大的晶格缺陷。
本发明在高温N-GaN层31和低温N-GaN层32之间设置第一插入层70,以减少第一半导体层内的晶格缺陷,强化第一半导体层的逆向崩溃电流散布,提高外延结构的逆向崩溃电压。
具体的,所述第一插入层70由AlxGa1-xN制成。由于AlGaN的电阻值高于GaN的电阻值,因此在第一半导体层中插入第一插入层可以增加外延结构的逆向崩溃电压,强化逆向崩溃电流散布,避免电流集中在一起。
其次,由于AlGaN的晶格结构与GaN的晶格结构存在一定范围的差异,因此在第一半导体层中插入第一插入层可以阻断GaN的缺陷,减少漏电,避免逆向崩溃电压降低。
进一步地,由于AlGaN的能阶大于GaN的能阶,电流需要更高的电压才能越过去(又称作电动势),因此在第一半导体层中插入第一插入层可以增加芯片的逆向崩溃电压,强化逆向崩溃电流散布,避免电流集中在一起。
参见图3和图4,在第一半导体层30的高温N-GaN层31和低温N-GaN层32之间插入第一插入层70,可以减少第一半导体层30的整体缺陷,特别是减少低温N-GaN层32的缺陷,最终以减少有源层的缺陷。
需要说明的是,AlxGa1-xN中Al的掺杂浓度对第一插入层是否能够阻断GaN的缺陷、强化逆向崩溃电流散布等起着重要的作用。
优选的,x=0.12~0.17。若x小于0.12,则第一插入层70中Al的掺杂浓度过少,AlxGa1-xN的晶格结构与GaN的晶格结构的差异小于预设的范围,起不到明显阻断GaN的缺陷的作用。理论上第一插入层70中Al的掺杂浓度越高越好,但x要大于0.17,则第一插入层70中Al的掺杂温度要大于900℃,这样会影响后续有源层50的生长,从而影响外延结构的整体质量。
本发明第一插入层70的厚度优选为50~150nm,若厚度太薄,则没有效果,若厚度太厚,则外延结构的整体电压会过高。
本发明采用MOCVD工艺,在NH3、H2和N2的气氛下,通入TMGa和TMAl,在压力为180~220torr,温度为750~900℃的条件下,形成第一插入层70,其中TMGa的流量为80~150scm/min,TMAl的流量为450~550scm/min。
优选的,TMGa的流量为80~100scm/min,TMAl的流量为450~500scm/min。
需要说明的是,若第一插入层的形成温度大于900℃,则会影响后续有源层的质量;若温度小于700℃,则会影响Al的掺杂浓度,使得Al的掺杂浓度过低,不能满足要求。具体的,当温度过低时,铝难以进行掺杂,形成合金反应速度会变慢,铝会被设备内的其余杂质给同化,形成低能量的氧化铝,而不是本发明所述的高能量AlGaN。
为了进一步增加外延结构的逆向崩溃电压,本发明还包括第二插入层80,所述第二插入层80设置在第一半导体层30和超晶格层40之间,即,所述第二插入层80设置在第一半导体层30上,所述超晶格层40设置在第二插入层80上。
需要说明的是,所述超晶格层由GaN制成,以减少第一半导体层和有源层之间的晶格缺陷。
具体的,本发明的第二插入层80由掺杂Si的GaN制成,本发明的第二插入层80利用Si来填补长晶的缺陷,提高GaN的品质,从而减少外延结构的晶格缺陷。此外,本发明在第一半导体层30和超晶格层40之间插入不同介质第二插入层80,可以进一步打阻断延结构的缺陷,减少漏电。
参见图5,本发明在第一半导体层30的高温N-GaN层31和低温N-GaN层32之间插入第一插入层70后,继续在第一半导体层30和超晶格层40之间插入第二插入层80,可以进一步减少超晶格层40的缺陷,最终以减少有源层的缺陷。
本发明的第二插入层80可以为单层结构,也可以为叠层结构。
优选的,所述第二插入层80为叠层结构,由若干周期的N+-GaN层和N--GaN层组成,优选的,N+-GaN层中Si的掺杂浓度大于N--GaN层中Si的掺杂浓度。
更优的,所述N+-GaN层中Si的掺杂浓度大于1*1019,所述N--GaN层中Si的掺杂浓度为1*1018~5*1018。若N+-GaN层中Si的掺杂浓度小于1*1019,N--GaN层中Si的掺杂浓度小于1*1018,则Si的掺杂浓度过小,难以阻断外延结构的缺陷。
若第二插入层为单层结构,则第二插入层中Si的掺杂浓度介于N+-GaN层和N--GaN层之间。
优选的,所述第二插入层由3~6个周期的N+-GaN层和N--GaN层组成,所述N+-GaN层的厚度为20~50nm,所述N--GaN层的厚度为20~50nm。若N+-GaN层和N--GaN层的厚度均大于50nm,则两层之间会产生一定的应力,从而影响第二插入层的晶格结构,反而产生更多的缺陷。若N+-GaN层和N--GaN层的厚度均小于20nm,则在成长融熔态的过程中,Si会被其他GaN稀释掉浓度,起不到阻断外延结构的缺陷的作用。
为了进一步增加外延结构的逆向崩溃电压,本发明还包括第三插入层90,所述第三插入层90设置在超晶格层40和有源层50之间,即,所述第三插入层90设置在超晶格层40上,所述有源层50设置在第三插入层90上,所述第二半导体层60设置在有源层50上。
具体的,本发明的第三插入层90由掺杂Si的GaN制成。本发明的第三插入层90利用Si来填补长晶的缺陷,提高GaN的品质,从而减少外延结构的晶格缺陷。此外,本发明在超晶格层40和有源层50之间插入不同介质第三插入层90,可以进一步阻断外延结构的缺陷,减少漏电。
参见图6,本发明在第一半导体层30的高温N-GaN层31和低温N-GaN层32之间插入第一插入层70,在第一半导体层30和超晶格层40之间插入第二插入层80后,继续在超晶格层40和有源层50之间插入第三插入层90,可以进一步减少有源层的缺陷,最终提高外延结构的整体质量。
本发明的第三插入层90可以为单层结构,也可以为叠层结构。
优选的,所述第三插入层90为叠层结构,由若干周期的N+-GaN层和N--GaN层组成,优选的,N+-GaN层中Si的掺杂浓度大于N--GaN层中Si的掺杂浓度。
更优的,所述N+-GaN层中Si的掺杂浓度大于1*1019,所述N--GaN层中Si的掺杂浓度为1*1018~5*1018。若N+-GaN层中Si的掺杂浓度小于1*1019,N--GaN层中Si的掺杂浓度小于1*1018,则Si的掺杂浓度过小,难以阻断外延结构的缺陷。
优选的,所述第三插入层由3~6个周期的N+-GaN层和N--GaN层组成,所述N+-GaN层的厚度为20~50nm,所述N--GaN层的厚度为20~50nm。若N+-GaN层和N--GaN层的厚度大于50nm,则两层之间会产生一定的应力,从而影响第二插入层的晶格结构,反而产生更多的缺陷。若N+-GaN层和N--GaN层的厚度小20nm,则在成长融熔态的过程中,Si会被其他GaN稀释掉浓度,起不到阻断外延结构的缺陷的作用。
本发明第二插入层80和第三插入层90的结构可以相同,也可以不同。
下面将以具体实施例来进一步阐述本发明
实施例1
一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层和第一插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由Al0.15Ga0.85N制成。
实施例2
一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层、第一插入层和第二插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由Al0.15Ga0.85N制成;
设置在第一半导体层和超晶格层之间的第二插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018。
实施例3
一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层、第一插入层和第三插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由Al0.15Ga0.85N制成;
设置在超晶格层和有源层之间的第三插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018。
实施例4
一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层、第一插入层、第二插入层和第三插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由Al0.1Ga0.9N制成;
设置在第一半导体层和超晶格层之间的第二插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为1*1018,N--GaN层的Si浓度为2*1017;
设置在超晶格层和有源层之间的第三插入层由1个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为1*1018。
实施例5
一种具有高逆向崩塌电压的外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层、第一插入层、第二插入层和第三插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由Al0.15Ga0.85N制成;
设置在第一半导体层和超晶格层之间的第二插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018;
设置在超晶格层和有源层之间的第三插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018。
对比例1
一种外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层。
对比例2
一种外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层和第二插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
设置在第一半导体层和超晶格层之间的第二插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018。
对比例3
一种外延结构,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层、第二插入层和第三插入层;
所述第一半导体层包括低温N-GaN层和高温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
设置在第一半导体层和超晶格层之间的第二插入层由3个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018;
设置在超晶格层和有源层之间的第三插入层由1个周期的N+-GaN层和N--GaN层组成,其中,N+-GaN层的Si浓度为2*1019,N--GaN层的Si浓度为3*1018。
将对比例1-3和实施例1-5的外延结构制成尺寸为8mil*15mil的芯片,使用在正向电流20mA,反向电流-10μA对芯片进行测试,结构如下:
组别 | Vz(V) | 亮度(mW) | Vf(V) |
实施例1 | 40 | 31 | 2.95 |
实施例2 | 42 | 31 | 2.95 |
实施例3 | 42 | 31 | 2.95 |
实施例4 | 35 | 31 | 2.95 |
实施例5 | 48 | 31 | 2.95 |
对比例1 | 16 | 31 | 2.93 |
对比例2 | 26 | 31 | 2.95 |
对比例3 | 27 | 31 | 2.95 |
以上所揭露的仅为本发明一种较佳实施例而已,当然不能以此来限定本发明之权利范围,因此依本发明权利要求所作的等同变化,仍属本发明所涵盖的范围。
Claims (10)
1.一种具有高逆向崩塌电压的外延结构,其特征在于,包括衬底、缓冲层、第一半导体层、超晶格层、有源层、第二半导体层和第一插入层;
所述第一半导体层包括高温N-GaN层和低温N-GaN层,所述高温N-GaN层的形成温度高于所述低温N-GaN层的形成温度;
所述第一插入层设置在低温N-GaN层和高温N-GaN层之间,所述第一插入层由AlxGa1-xN制成。
2.如权利要求1所述的具有高逆向崩塌电压的外延结构,其特征在于,x=0.12~0.17,所述第一插入层的厚度为50~150nm。
3.如权利要求1所述的具有高逆向崩塌电压的外延结构,所述第一插入层的制作方法如下:
采用MOCVD工艺,在NH3、H2和N2的气氛下,通入TMGa和TMAl,在压力为180~220torr,温度为750~900℃的条件下,形成第一插入层,其中TMGa的流量为80~150scm/min,TMAl的流量为450~550scm/min。
4.如权利要求1所述的具有高逆向崩塌电压的外延结构,其特征在于,还包括第二插入层,所述第二插入层设置在第一半导体层和超晶格层之间,所述第二插入层由掺杂Si的GaN制成。
5.如权利要求1所述的具有高逆向崩塌电压的外延结构,其特征在于,所述第二插入层由若干周期的N+-GaN层和N--GaN层组成;
所述N+-GaN层的Si掺杂浓度大于N--GaN层的Si掺杂浓度。
6.如权利要求5所述的具有高逆向崩塌电压的外延结构,其特征在于,所述N+-GaN层中Si掺杂浓度大于1*1019,所述N--GaN层中Si掺杂浓度为1*1018~5*1018;
所述N+-GaN层的厚度为20~50nm,所述N--GaN层的厚度为20~50nm。
7.如权利要求5所述的具有高逆向崩塌电压的外延结构,其特征在于,还包括第三插入层,所述第三插入层设置在超晶格层和有源层之间,所述第三插入层由掺杂Si的GaN制成。
8.如权利要求7所述的具有高逆向崩塌电压的外延结构,其特征在于,所述第三插入层由若干周期的N+-GaN层和N--GaN层组成;
所述N+-GaN层的Si掺杂浓度大于N--GaN层的Si掺杂浓度。
9.如权利要求8所述的具有高逆向崩塌电压的外延结构,其特征在于,所述N+-GaN层中Si掺杂浓度大于1*1019,所述N--GaN层中Si掺杂浓度为1*1018~5*1018;
所述N+-GaN层的厚度为20~50nm,所述N--GaN层的厚度为20~50nm。
10.如权利要求1所述的具有高逆向崩塌电压的外延结构,其特征在于,所述低温N-GaN层的形成温度为800~850℃,所述高温N-GaN层的形成温度为1000~1050℃。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010134880.7A CN111180560B (zh) | 2020-03-02 | 2020-03-02 | 一种具有高逆向崩塌电压的外延结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010134880.7A CN111180560B (zh) | 2020-03-02 | 2020-03-02 | 一种具有高逆向崩塌电压的外延结构 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111180560A true CN111180560A (zh) | 2020-05-19 |
CN111180560B CN111180560B (zh) | 2024-06-14 |
Family
ID=70658380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010134880.7A Active CN111180560B (zh) | 2020-03-02 | 2020-03-02 | 一种具有高逆向崩塌电压的外延结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111180560B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104538517A (zh) * | 2014-12-31 | 2015-04-22 | 山东浪潮华光光电子股份有限公司 | 一种具有n型超晶格结构的LED外延结构及其生长方法 |
CN108598233A (zh) * | 2018-04-18 | 2018-09-28 | 湘能华磊光电股份有限公司 | 一种led外延层生长方法 |
CN109300851A (zh) * | 2018-09-03 | 2019-02-01 | 淮安澳洋顺昌光电技术有限公司 | 一种具有Al和In掺杂生长的低温P型GaN外延片 |
CN211555925U (zh) * | 2020-03-02 | 2020-09-22 | 佛山市国星半导体技术有限公司 | 一种具有高逆向崩塌电压的外延结构 |
-
2020
- 2020-03-02 CN CN202010134880.7A patent/CN111180560B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104538517A (zh) * | 2014-12-31 | 2015-04-22 | 山东浪潮华光光电子股份有限公司 | 一种具有n型超晶格结构的LED外延结构及其生长方法 |
CN108598233A (zh) * | 2018-04-18 | 2018-09-28 | 湘能华磊光电股份有限公司 | 一种led外延层生长方法 |
CN109300851A (zh) * | 2018-09-03 | 2019-02-01 | 淮安澳洋顺昌光电技术有限公司 | 一种具有Al和In掺杂生长的低温P型GaN外延片 |
CN211555925U (zh) * | 2020-03-02 | 2020-09-22 | 佛山市国星半导体技术有限公司 | 一种具有高逆向崩塌电压的外延结构 |
Also Published As
Publication number | Publication date |
---|---|
CN111180560B (zh) | 2024-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100568551C (zh) | 氮化物半导体发光器件及其制备方法 | |
CN104409587B (zh) | 一种InGaN基蓝绿光发光二极管外延结构及生长方法 | |
WO2017185773A1 (zh) | 一种发光二极管及其制备方法 | |
CN103165777B (zh) | 具有梯形结构的n型插入层的led外延片及其生长方法 | |
CN104952990A (zh) | 一种发光二极管外延片及其制作方法 | |
CN113675303A (zh) | 一种氮化物发光二极管外延片及其制备方法 | |
CN105070807B (zh) | 一种增加GaN基反向电压的外延结构及其生长方法 | |
CN116581214A (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
CN102709424A (zh) | 一种提高发光二极管发光效率的方法 | |
CN116825918B (zh) | 发光二极管外延片及其制备方法 | |
CN103824908A (zh) | 一种提高GaN基LED静电耐受能力的外延生长方法 | |
CN106159048A (zh) | 一种发光二极管外延片及其生长方法 | |
CN103824912A (zh) | 一种改善GaN基LED反向漏电的外延生长方法 | |
CN103258927A (zh) | 一种提高GaN基LED抗静电能力的外延结构及其生长方法 | |
CN103178178A (zh) | 一种提高氮化镓基发光二极管电子迁移率的结构及其生产方法 | |
CN203339208U (zh) | 具有多重垒层led外延结构 | |
CN114883460A (zh) | 发光二极管外延片及其制备方法 | |
CN104576853A (zh) | 一种改善GaN基LED芯片电流扩展的外延方法 | |
CN104319317B (zh) | 一种可有效提高p‑GaN空穴注入层质量的外延生产方法 | |
CN103441197B (zh) | 一种GaN基发光二极管外延片及其制作方法 | |
CN103337571A (zh) | 改善GaN基外延片内波长集中度的外延结构及生长方法 | |
CN211555925U (zh) | 一种具有高逆向崩塌电压的外延结构 | |
CN103872204A (zh) | 一种具有循环结构的p型插入层及生长方法 | |
CN114141918B (zh) | 适用于大电流条件工作的发光二极管外延结构及制备方法 | |
CN111180560B (zh) | 一种具有高逆向崩塌电压的外延结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |