串行多路配电开关控制电路
技术领域
本发明涉及电子电气设备控制领域,具体涉及一种串行多路配电开关控制电路。
背景技术
当下电子电气设备启停均通过开关控制,然而遇到多路开关电路的,由于开关串行单一控制,安装操作复杂,耗时费力,同时成本高,严重影响工作人员的工作效率。
面对多路开关的弊端,市面上也有采用并行接口电路来控制的,但由于并行连接导致信号管脚多,造成资源浪费。
对于多路开关的控制,系统对同步控制要求比较高,很多系统达不到同步开关的效果,系统因为不同步上电,造成启动失调设备故障。
发明内容
本发明的目的在于克服现有技术之缺陷,提供了一种串行多路配电开关控制电路,省时省力,且节省了FPGA的管脚资源。
本发明是这样实现的:本发明公开了一种串行多路配电开关控制电路,包括控制模块、D触发器、反相器以及移位寄存器组,移位寄存器组包括多个串接的移位寄存器,所述移位寄存器的信号时钟输入端SRCLK对应与控制模块的时钟信号输出端CLK_P连接,所述移位寄存器组中的第一个移位寄存器的串行数据输入端SER对应与控制模块的数据信号输出端DATA_P连接,移位寄存器组中的其他移位寄存器的串行数据输入端SER连接与其相邻的上一个移位寄存器的串行数据输出端QH#,所述移位寄存器的锁存时钟输入端RCLK与D触发器的第一输出端1Q连接,所述移位寄存器的清零信号输入端nSRCLR与D触发器的第二输出端
连接,D触发器的第一数据输入端1D与移位寄存器组中的最后一个移位寄存器的串行数据输出端QH#连接,D触发器的两个时钟输入端与控制模块的时钟信号输出端CLK_N连接,D触发器的第二数据输入端2D与D触发器的第一输出端1Q连接,D触发器的第一直接复位端
与D触发器的第二输出端
连接,所述移位寄存器的输出使能信号输入端NOE与反相器的输出端NOE连接,反相器的输入端与控制模块的数据信号输出端DATA_N连接,所述移位寄存器的多个并行数据输出端分别与多路配电开关一一对应连接,用于输出多路开关量,分别控制多路配电开关的通断。
进一步地,所述配电开关包括继电器,所述继电器与移位寄存器之间设有继电器驱动电路,所述继电器驱动电路的输入端与移位寄存器的并行数据输出端连接,所述继电器驱动电路的输出端与继电器的线圈连接,用于控制继电器线圈的通电或断电,所述继电器的常开触点一端与电源输入U1连接,继电器的常开触点另一端为电源输出端OUTPOWER。
进一步地,所述继电器驱动电路包括三极管VT1A,所述三极管VT1A的栅极分别与电阻R86、电阻R87的一端连接,电阻R86的另一端与移位寄存器的并行数据输出端连接,电阻R87的另一端接地,三极管VT1A的发射极接地,三极管VT1A的集电极与继电器的线圈一端连接,继电器的线圈另一端与继电器供电电源连接。
进一步地,所述反相器采用型号为SN74HC14D的芯片。
进一步地,所述D触发器采用型号为SN74HC74D的芯片。
进一步地,所述移位寄存器采用型号为SN74HC595D的芯片。
进一步地,控制模块采用FPGA。
进一步地,控制模块的输出端设有差分驱动器,经差分驱动器输出时钟信号CLK_1P、CLK_1N以及串行数据信号DATA_1P、DATA_1N,控制模块与差分驱动器之间设有变压器,用于增加驱动能力,所述控制模块的时钟信号输出端CLK_P、CLK_N以及串行数据信号输出端DATA_P、DATA_N分别对应与变压器的输入端连接,变压器的输出端与差分驱动器的输入端连接,所述差分驱动器的四个输出端分别输出时钟信号CLK_1P、CLK_1N以及串行数据信号DATA_1P、DATA_1N。
进一步地,所述差分驱动器采用型号为AM26C32MFK的芯片。
进一步地,所述变压器的型号为100B-2002X。
本发明的有益效果为:
1.本发明的串行多路配电开关控制电路的移位寄存器组中的第一个移位寄存器的串行数据输入端SER对应与控制模块的数据信号输出端DATA_P连接,移位寄存器组中的其他移位寄存器的串行数据输入端SER连接与其相邻的上一个移位寄存器的串行数据输出端QH#,本发明的开关串行是同步控制的,省时省力。
2.本发明的串行多路配电开关控制电路的串行设置节省了FPGA的管脚资源,有效利用有限的资源。
3.本发明可以实现系统同步上电,设备状态稳定。
附图说明
图1为本发明的串行多路配电开关控制电路的变压器、差分驱动器的电路图;
图2为本发明的串行多路配电开关控制电路的移位寄存器组的电路图;
图3为本发明的串行多路配电开关控制电路的反相器的电路图;
图4为本发明的串行多路配电开关控制电路的D触发器的电路图;
图5为本发明的串行多路配电开关控制电路的多路配电开关的电路图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
参见图1至图5,本实施例公开了一种串行多路配电开关控制电路,包括控制模块、D触发器、反相器以及移位寄存器组,移位寄存器组包括多个串接的移位寄存器,所述移位寄存器的信号时钟输入端SRCLK对应与控制模块的时钟信号输出端CLK_P连接,所述移位寄存器组中的第一个移位寄存器的串行数据输入端SER对应与控制模块的数据信号输出端DATA_P连接,移位寄存器组中的其他移位寄存器的串行数据输入端SER连接与其相邻的上一个移位寄存器的串行数据输出端QH#,所述移位寄存器的锁存时钟输入端RCLK与D触发器的第一输出端1Q连接,所述移位寄存器的清零信号输入端nSRCLR与D触发器的第二输出端2Q连接,D触发器的第一数据输入端1D与移位寄存器组中的最后一个移位寄存器的串行数据输出端QH#连接,D触发器的两个时钟输入端与控制模块的时钟信号输出端CLK_N连接,D触发器的第二数据输入端2D与D触发器的第一输出端1Q连接,D触发器的第一直接复位端
与D触发器的第二输出端
连接,所述移位寄存器的输出使能信号输入端NOE与反相器的输出端NOE连接,反相器的输入端6A与控制模块的数据信号输出端DATA_N连接,所述移位寄存器的多个并行数据输出端分别与多路配电开关一一对应连接,用于输出多路开关量,分别控制多路配电开关的通断。
进一步地,所述D触发器采用型号为SN74HC74D的芯片。D触发器的两个直接置位端
均连接5V电压。D触发器的第二直接复位端
连接5V电压。
进一步地,所述反相器采用型号为SN74HC14D的芯片。反相器的输出端6Y与二极管VD2的正极连接,二极管VD2的负极与电阻R84的一端连接,电阻R84的另一端与电阻R83的一端、电容C59的一端以及反相器的输入端5A连接,电阻R83的另一端、电容C59的另一端接地。
进一步地,所述配电开关包括继电器,所述继电器与移位寄存器之间设有继电器驱动电路,所述继电器驱动电路的输入端与移位寄存器的并行数据输出端连接,所述继电器驱动电路的输出端与继电器的线圈连接,用于控制继电器线圈的通电或断电,所述继电器的常开触点一端与电源输入U1连接,继电器的常开触点另一端为电源输出端OUTPOWER。
进一步地,所述继电器驱动电路包括三极管VT1A,所述三极管VT1A的栅极分别与电阻R86、电阻R87的一端连接,电阻R86的另一端与移位寄存器的并行数据输出端连接,电阻R87的另一端接地,三极管VT1A的发射极接地,三极管VT1A的集电极与继电器的线圈一端连接,继电器的线圈另一端与继电器供电电源连接。
进一步地,所述移位寄存器采用型号为SN74HC595D的芯片。
进一步地,控制模块采用FPGA或单片机等。本实施例的控制模块采用FPGA。
进一步地,控制模块的输出端设有差分驱动器,经差分驱动器输出时钟信号CLK_1P、CLK_1N以及串行数据信号DATA_1P、DATA_1N,控制模块与差分驱动器之间设有变压器,用于增加驱动能力,所述控制模块的时钟信号输出端CLK_P、CLK_N以及串行数据信号输出端DATA_P、DATA_N分别对应与变压器的输入端连接,变压器的输出端与差分驱动器的输入端连接,所述差分驱动器的四个输出端分别输出时钟信号CLK_1P、CLK_1N以及串行数据信号DATA_1P、DATA_1N。差分驱动器用于增加传输距离。
进一步地,所述差分驱动器采用型号为AM26C32MFK的芯片。
进一步地,所述变压器的型号为100B-2002X。
本发明的工作原理为:
FPGA输出时钟和串行数据型号CLK_P,CLK_N,DATA_P,DATA_N,经过变压器100B-2002X增加驱动能力,差分驱动器AM26C32输出。CLK_1P,DATA_1P,作为三态输出寄存器的8位移位寄存器SN74HC595D的移位时钟和数据,本设计中用了6片移位寄存器输出48路开关量,控制继电器开关电压输出。
SN74HC595D的锁存时钟RCLK为最后一片数据输出反向nQH以CLK_1N为时钟经过D触发器输出。
SN74HC595D的清零信号nSRCLR为锁存时钟RCLK以CLK_1N为时钟经过D触发器输出。
SN74HC595D锁存输出使能信号NOE为数据信号N端DATA_1N经过反相器输出。
移位寄存器的输出端输出开关量SSR01控制继电器LD20CMY,U1为电源输入,OUTPOWER为电源输出。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。