CN111052101B - 低功率PCIe - Google Patents

Abstract

一种用于低速的快速外围组件互连(PCI)(PCIe)系统而同时维持较低级物理层(PHY)引脚要求和较高层功能性两者的系统能够执行差分信令模式和单端信令模式两者以优化功率节省。一种装置包括适配成连接到快速外围组件互连(PCI)(PCIe)总线的集成电路(IC)。该IC包括控制块，该控制块针对PCIe总线在差分信令与单端信令之间进行选择。当为PCIe总线选择单端信令时，该单端信令是通过IC中耦合到该PCIe总线以用于差分信令的现有引脚来传送的。

Description

低功率PCIe

相关申请的交叉引用

本专利申请要求于2017年10月11日提交的题为“LOW POWER PCIe(低功率PCIe)”的美国临时申请No.62/570,824的权益，该临时申请已被转让给本申请受让人并由此通过援引全部明确纳入于此。

公开领域

本公开一般涉及外围通信接口，尤其涉及用于管理快速外围组件互连接口中的功率的技术。

背景技术

移动通信设备可包括各种各样的组件，包括电路板、集成电路(IC)设备和/或片上系统(SoC)设备。这些组件可包括处理电路、用户接口组件、存储和其他外围组件。各组件之间的通信可使用遵循标准定义的规范和协议操作的总线来实现。在一个示例中，快速外围组件互连(PCIe)接口提供了点对点拓扑，其中分开的串行链路将每个设备连接到根复合体(有时被称为“主机”)。

电池操作的设备(包括某些移动通信设备)通常被设计成满足越来越严格的功耗预算以最大化电池寿命。PCIe接口支持在PCIe链路空闲时对总线接口电路进行禁用和/或降电以节省功率的功率管理方案。这些功率管理方案可能引入与进入和退出低功率状态所需的时间相关的显著的数据通信等待时间。然而，PCIe协议的部分普及是基于以下事实的：PCIe被工程设计成支持各种速度(包括高达每秒多吉比特的速度)，其中功率节省是辅助特征。

虽然PCIe协议能够支持高速，但是它也可被用来支持低速链路，但这样做是以功率节省为代价的。随着快速兴起的具有变化很大的链路吞吐量要求的5G IoT设备类的出现，必须具有能带来功率和架构益处而同时维持现有PCIe栈的上层的PHY连接，尤其是对于等待时间敏感的应用而言。

概述

在详细描述中公开的各方面包括用于低速的快速外围组件互连(PCI)(PCIe)系统而同时维持较低级物理层(PHY)引脚要求和较高层功能性的系统。在一示例性方面，该PHY包含能够选择差分信令或单端信令的可配置控制块。能够在差分信令与单端信令之间切换将允许以较低速度(即，10-100s Mbps)操作的设备进行更功率高效的通信。在一些示例中，该选择通过至少吞吐量估计或电池状态来确定。

在详细描述中公开的各方面包括在PCIe差分信令模式与单端数字信令模式之间进行配置以帮助优化功率的能力。在一示例性方面，包含在差分信令模式上进行通信的物理编码子层(PCS)和物理媒体附连层(PMA)的常规PCIe系统的PHY转换到能够在单端信令模式上进行通信的另一物理编码子层(PCS)和另一物理媒体附连层(PMA)。在另一示例性方面，常规PCIe系统的PHY包含可配置物理编码子层(C-PCS)和第一可配置物理媒体附连层(C-PMA)，该C-PCS和该C-PMA执行差分信令模式和单端信令模式两者，这取决于需要哪种模式。在又另一示例性方面，常规PCIe系统的PHY包含将端接引脚从正设置转换为负设置的机制。在又另一示例性方面，常规PCIe系统的PHY包含在单端信令模式期间将边带信令转换为带内信令机制的机制。在另一示例性方面，常规PCIe系统的IC包含其中控制逻辑层管理差分信令模式与单端信令模式之间的切换的机制。

附图简述

图1解说了可根据本文中所公开的某些方面来适配的基于处理器的示例性系统的框图。

图2解说了用于快速外围组件互连(PCI)(PCIe)接口的架构的示例。

图3解说了常规PCIe系统的框图，其中两个集成电路(IC)跨PCIe总线彼此耦合。

图4解说了具有媒体接入控制(MAC)和物理层(PHY)的图3的IC之一的更详细框图。

图5解说了具有PHY的图3的IC之一的更详细功能框图。

图6解说了具有PHY的图3的IC之一的另一类型的详细功能框图。

图7解说了PCIe IC离开和进入L1低功率模式的时序图。

图8解说了根据本公开的在系统已经进入到单端信令模式时的示例性定时。

图9解说了常规PCIe IC PHY和适配成提供单端信令模式的PCIe IC PHY的框图。

图10解说了适配成提供差分和单端信令模式两者的PCIe IC PHY的另一实施例的框图。

图11A和11B解说了常规PCIe IC PHY和适配成提供单端信令模式的PCIe IC PHY的框图。

图12A和12B解说了常规PCIe IC PHY和适配成提供单端信令模式的PCIe IC PHY的框图。

图13解说了用于能够管理PHY中的改变以用于差分与单端信令模式之间的转换的控制逻辑的架构的示例。

图14解说了用于包含本公开的实施例的PCIe环境的架构的示例。

图15是解说用于使用PCIe PHY以众多示例性方式提供低功率单端信令模式的过程的流程图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。现在参照附图，描述了本公开的若干示例性方面。措辞“示例性”在本文中用于表示“用作示例、实例、或解说”。本文中描述为“示例性”的任何方面不必被解释为优于或胜过其他方面。

本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。

现在将参照各种装置和方法给出本发明的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。

计算系统通常采用本地总线来将处理器与存储器、IC器件、电路、外围设备等相连接。PCIe接口提供使得处理器能够与各种不同设备进行通信的标准化接口。在一些示例中，这些设备可以在通过射频(RF)接入网(诸如蜂窝电信网络、基于电气电子工程师协会(IEEE)802.11标准的局域网等)通信的移动处理设备或移动通信设备中提供。在一些实例中，PCIe接口支持可被部署在用于RF收发机、调制解调器、以及可以是移动通信设备的一部分的其他组件的IC器件之内或之间的高速互连。移动通信设备常常受约束于功率预算，而PCIe接口可被操作以使得传送方和接收方在传输之间被降电。进入和退出低功率操作模式所需的时间可增加通信链路的等待时间，其中等待时间可以是对接收请求与传送对该请求的响应之间的时间间隔的测量。本文中所公开的某些方面涉及PCIe接口的功率管理，其可以优化功耗而同时维持低等待时间。

根据某些方面，PCIe总线可被用于互连作为装置的子组件的电子设备，该装置诸如是蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型设备、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、智能家用设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、娱乐设备、车载组件、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能电表、无人机、多旋翼直升机、或任何其他类似的功能设备。图1描绘了此类装置100的示例。装置100可包括具有多个设备或电路122、124、126、128、136和/或138的处理电路120。处理电路120可以在可包括多个设备或电路122、124、126、128、136和/或138的专用IC(ASIC)或SoC中实现。在一个示例中，装置100可以是通信设备，并且处理电路120可包括使得该装置能够通过一个或多个天线140与无线电接入网、核心接入网、因特网和/或另一网络通信的RF前端电路126。

在图1中所解说的示例中，处理电路120包括专用集成电路(ASIC)设备122，其具有一个或多个处理器132、一个或多个调制解调器130、和/或其他逻辑电路或功能。例如，处理电路120可由操作系统来控制，并且可提供使得一个或多个处理器132能够执行驻留在存储器设备134中的软件模块的应用编程接口(API)层。软件模块可包括存储在处理器可读存储(诸如存储器设备134)中的指令和数据。ASIC设备122可访问其内部存储器、处理电路120的存储器设备134、和/或外部存储器。存储器可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路120可包括或能够访问本地数据库或其他参数存储，该本地数据库或其他参数存储可维护用于配置和操作装置100和/或处理电路120的工作参数和其他信息。本地数据库可使用寄存器、数据库模块、闪存、磁介质、EEPROM、光学介质、带、软盘或硬盘等来实现。处理电路120还可以可操作地耦合到外部设备，诸如天线140、显示器102、操作者控件(诸如按钮106和/或集成或外部按键板104)、以及其他组件。用户接口124可通过专用通信链路138或通过一个或多个PCIe互连来与显示器102、按键板104等通信。

处理电路120可通过总线接口电路128来通信，总线接口电路128可包括电路、计数器、定时器、控制逻辑以及其他可配置电路或模块的组合。在一个示例中，总线接口电路128可被配置成根据PCIe规范和协议来操作。例如，处理电路120可包括或控制对总线接口电路128、用户接口124、RF前端电路126、以及驻留在ASIC设备122中的一个或多个应用处理器132的操作进行配置和管理的功率管理功能。在某些操作模式中，总线接口电路128可被配置成基于总线接口电路128的活动来在各功率状态之间转换。

PCIe接口使用多个高速串行链路来操作。PCIe接口可被表征为具有点对点拓扑，其中单独的串行链路将每个设备连接至主机或根复合体。图2是解说用于PCIe接口200的架构的示例的框图。在PCIe接口200中，根复合体204将处理器202耦合至存储器设备(例如存储器子系统208)和PCIe开关电路206。在一些实例中，开关电路206包括级联的开关设备。一个或多个PCIe端点设备210可直接耦合至根复合体204，而其他PCIe端点设备212₁、212₂、…212_N可通过PCIe开关电路206耦合至根复合体204。根复合体204可使用专有本地总线接口或标准定义的本地总线接口来耦合至处理器202。根复合体204可控制PCIe接口200的操作，并且可生成对处理器202的事务请求。在一些示例中，根复合体204实现在包括处理器202的同一个IC设备中。根复合体204可支持多个PCIe端口。

根复合体204可以控制处理器202、存储器子系统208和/或其他PCIe端点设备210、212₁、212₂、…212_N之间的通信。端点设备210、212₁、212₂、…212_N可被定义为除根复合体204之外的能够请求或发起PCIe事务、或对PCIe事务作出响应的设备。PCIe接口200可支持任何两个端点之间的全双工通信，而对于跨多个端点的并发接入没有内在限制。

根据PCIe总线协议，将要使用PCIe接口200来传达的信息被封装在分组中。耦合至PCIe总线的各设备可使用一个或多个PCIe通道来通信。PCIe通道可被定义为两个PCIe端口之间的点对点通信信道。PCIe通道可提供全双工通信并且可包括两对差分编码的信令导线或信号迹线，其中一对导线被用于传送数据，而另一对导线被用于接收数据。分组可以携带八位字节的信息。在多通道PCIe链路中，分组数据可跨多个通道被条带化。多通道链路中的通道数目可在设备初始化期间被协商。

图3提供了来自集成电路(IC)级的常规PCIe系统300的组件的更详细框图。一般而言，用于快速PCI的PHY接口规范(“PIPE规范”)详细说明了PCIe在PHY环境中的使用。更具体地，解说PHY逻辑结构的实施例的各附图纳入了在用于快速PCI的PHY接口规范中找到的许多逻辑方面。因此，将在用于快速PCI的PHY接口规范中找到术语MAC、PCS和PMA以及常规特征和功能。可在用于快速PCI的PHY接口规范第6章中找到PHY层与MAC层之间的接口(PIPE)。PCIe系统300包括可以是应用处理器(AP)片上系统(SOC)的第一IC 302以及可以是移动设备调制解调器(MDM)SOC的第二IC 304。第一IC 302通过PCIe总线306耦合到第二IC 304。PCIe总线306一般是具有高速差分信令的差分总线。第一IC 302可包括：通过第一PIPE 312耦合的第一MAC逻辑308和第一PHY 310。第二IC 304可包括：通过第二PIPE 318耦合的第二MAC逻辑314和第二PHY 316。在常规PCIe系统300中，第一PHY 310和第二PHY 316是设计成容适高速和高带宽的模拟PHY。

图4进一步解说了PCIe设备400的至少一个MAC/PHY层接口配置的示例。虽然“PIPE规范”允许各种类型的这些接口配置支持各种信令速率，但是要求数据和逻辑命令/状态信号402遵循通常在用于快速PCI的PHY接口规范第4章中找到的“PIPE规范”。MAC层404一般至少负责用于链路训练以及加扰和解扰的状态机。PHY层一般至少负责高速差分信令、编码/解码、时钟域和模拟缓冲器，以下解释更多细节。

图5和6提供了根据“PIPE规范”的示例性PHY层功能块的更详细解说。在图5中，PHY层500功能包括PLL 502、TX层504和RX层506。在图6中，功能包括物理媒体附连层(PMA)602(也被称为物理子块层，并且一般包含模拟缓冲器和SERDES)。PMA一般还负责边带信令和时钟管理(即，PLL)。附加功能性一般在物理编码子层(PCS)(也被称为逻辑子块的组件)中找到。PCS一般包含8b/10b或128b/130b编码/解码以及RX检测和弹性缓冲器的能力。

在实践中，PCIe系统300(见图3)将在低功率模式(有时被PCIe协议称为空闲模式或L1状态和/或L1子状态)中花费一部分时间。当第一IC 302需要向第二IC 304发送信号时，PCIe系统300从L1状态(或从L1子状态之一)移动到L0状态，并且发生数据信号传输。应领会，为了减少等待时间，示例性实施例可在不超过一或二微秒内累积数据。因此，PCIe系统300被置入L0状态，并且基于累积数据的时间长度来发送数据，这将在相对较小的时间段内产生许多状态变化。在一些实例中，低带宽应用(诸如物联网(IoT)或可穿戴设备)中的数据量可能相对较低。在此类实例中，与进行传送所花费的时间相比，唤醒PCIe系统300的时间量以及将PCIe系统300放回到L1状态(或L1子状态之一)中所花费的时间量相对较大。在图7的时间表700中解说了此类情况的一毫秒，其中T0反映这一毫秒的开始，并且PCIe系统300处于L1子状态之一；T1反映PCIe系统300何时开始苏醒；T2表示数据传输何时开始；T3表示数据传输何时结束；并且T4表示PCIe系统300何时返回到低功率L1子状态模式。时间T1到T2反映了对电容器进行充电并让PLL稳定所花费的时间。同样，从T3到T4的时间表示使电容器放电并指令各个元件返回到低功率L1状态(或L1子状态)所花费的时间。从T1到T4的时间可以是几十微秒，这是很大一部分时间和显著的功率使用。在转换期间花费超过PCIe系统300所消耗的功率的60％、有时多达90％并不罕见。在转换期间花费多达90％的功率在低速通信之中是常见的。此类功耗简档会影响电池寿命，并且通常不被低功率应用需要。虽然在图7中解说了特定L1子状态，但是应领会，同样的情况适用于其他L1子状态和L1状态。相应地，根据本公开，所有此类低功率模式可受益于功率节省。

图8提供了根据本公开的在系统已经从差分信令模式进入单端信令模式并且可能已经移除了差分信令所需的一些或所有功能时的示例性定时的解说。该解说示出了空中数据率(即，针对LTE-M的1Mbps)与应用处理器132和调制解调器130之间的PCIe数据率更好地匹配。根据本公开以及在以下进一步详细说明的，这可通过不使用8b/10b编码并移除来自对差分信令所需的总线上的电容器进行充电的等待时间来实现。单端信令模式还移除进入和退出低功率模式的等待时间，这可为每次转换节省许多微秒。

就此而言，图9解说了PHY层900，其解说了通过在PHY层910中创建两个辅助性块912、914来允许更好的功率节省。在常规PCIe中，时钟总是为100MHZ，因此将需要PLL来合成更高频率时钟，并且在数据流内完成定时，这意味着在另一侧将需要时钟和数据恢复。因为在低功率、单端信令模式中，速度要求不如传统PCIe要求那么高，所以数据可与在单端信令模式中供应的时钟同步地发送。由于现在时钟被同步，因而低功率物理编码子层(LP-PCS)912可被配置成关闭解码/编码电路系统，其通常是这一块中最大的功率消耗者。其他功能可以或可以不被关闭。类似地，低功率物理媒体附连子层(LP-PMA)914能关闭许多特征，诸如时钟和数据恢复。另外，边带信令可被关闭。因此，在单端信令模式期间，LP-PMA 914可以仅具有开启缓冲的发射机/接收机模式。

图10解说了PHY 1010的另一实施例，其中PHY可配置成实现与图9中所示的相同的功能性，即作为正常模式PHY层900和低功率模式PHY层910两者的组合。PHY 1010可被配置成使得可配置物理子层(C-PCS)1012和可配置物理媒体子层(C-PMA)1014提供差分信令模式，作为PIPE-A(经由块902、904)与单端信令模式期间的PIPE-B(经由框912和914)的功能性进行区分。

图11A解说了单端信令模式期间的功率节省的另一可能实施例。这一实施例在差分连接层1106和端接引脚1108、1110处提供可配置性。差分连接层1106具有可配置端接引脚，其可被发现为到RX、TX和CLK线中的每一者的端接引脚1108。图例1120区分不同的端接引脚意味着什么，其中正端接引脚1108被标识。通常，不需要负端接引脚。图11B解说了“切换”到单端模式时的相同PHY 1100。RX和TX线(和/或CLK)的端接引脚1110被接地为负。如在图11B的实施例中进一步解说的，虽然正引脚已经(在功能性方面)被移除，但是它们将继续存在。对于CLK线的情形也是可配置的，然而CLK引脚将具有带有可配置端接引脚选项的单端LVCMOS。这一选项为时钟线连接节省了功率。对于短迹线长度连接，可针对固定的100MHZ时钟线避免带有端接的差分信令。

图12A解说了单端信令模式期间的功率节省的又另一可能实施例。在这一实施例中，与先前示出的图9的Pipe-A PHY 900的实施例相像的Pipe-A PHY900-Y具有相同的PCS902和PMA 904。在这一实施例中解说的区别与边带信号1200处的可配置性有关。先前讨论的RX、TX和CLK的通信线以及边带信号1200包括的是：在PCIe中已知的提供两个PCIe端口之间的点对点通信的信道1202。在这一实施例中，PCIe特定的边带信号(例如，RESET(复位)、CLK_REQ(时钟_请求)、WAKEUP(苏醒)等)通过经由单端接口的带内通信方法来合并和处置。为了解说这一实施例，图12B利用先前的图10(可配置PHY 1010)并示出了边带信令1204通过经由CLK线的单端信令模式来提供。在其他实施例中，可能存在变化，其中一些边带信号(例如，WAKEUP)仅在差分状态期间被发送。

图13解说了用于能够管理PHY中的改变以在差分信令模式与单端信令模式之间进行转换的控制逻辑1300的架构的示例。控制逻辑1300可被用于管理与图9、图10、图11A/11B或图12A/12B中所解说的实施例或者这些实施例的任何其他组合相类似的系统，以促成差分信令模式与单端信令模式之间所需的配置改变。不同环境可能需要不同的功率节省要求，因此假定各实施例可按需混合和匹配是合理的。这可以如由控制逻辑1300或PHY层900内的某个类似管理实体所示的那样来完成。在一个实施例中，控制逻辑1300可控制PMA块904(未示出，见图9)以促成加扰器/解扰器功能1302在从差分信令模式转换到单端信令模式时单独地降电或断电或与PLL功能1306相结合地降电或断电。在另一实施例中，控制逻辑1300可控制PCS块902(未示出，见图9)以促成8b/10b或128b/130b编码/解码功能1304在从差分信令模式转换到单端信令模式时降电或断电的能力。在又另一实施例中，控制逻辑1300可控制物理I/O接口块1308以促成如图11A和11B中所示的实施例的能力，其中端接引脚为正还是为负取决于它们的状态为差分信令模式还是单端信令模式。这些实施例并不意味着将某些功能与特定PMA块904或PCS块902或PHY I/O接口块1308绑定，因为这些功能可被实施在一者中。

类似于先前关于不同功率节省实施例的混合和匹配的陈述，相同的陈述可被应用于宏级别。图14解说了本公开在系统宽PCIe环境处使用的能力，其中任何数目的设备可以在正常模式1402或低功率模式1404(通过使用单端信令实施例)中是活跃的。

图15提供了根据本公开的一示例性方面的与使用图5的PHY层500相关联的过程1500的流程图。过程1500开始于在需要通过PCIe协议来彼此通信的各设备之间交换消息以确定是否能够执行低功率模式，如果是，则确定哪一个(1502)。如果计划交换数据的一对设备之间没有相互协定或者它们关于哪个低功率状态可用彼此不兼容(1504)，则这些设备可以正常全功率模式继续(1506)。存在其中可能不存在相互协定的其他状况，例如，接收方可能想要以更高速度接收更多数据。

如果这两个设备确实同意低功率模式(1508)，则每一侧将必须对应地将相应的PHY层900配置为双方同意的低功率模式(1510)。如在本公开中描述或示出的，虽然图15提供了低功率模式的示例性组合的各种解说(1512)以实现单端信令，但并不意味着这是穷尽性列表。这仅仅是根据本公开可用于单端信令的变化数目的低功率场景的解说。一旦预期低功率选项可操作，PHY层900就将进入单端信令状态以在该模式中进行发送或接收(1520)。

虽然本公开假定本文中所使用的技术可被用作功率节省技术，但是应领会，本公开不排除其他功率节省技术，并且可与分层设备和/或开关的使用联用。

本文中所公开的各实施例可被提供在或被集成到任何基于处理器的设备中。不作为限定的示例包括：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、保健或健康跟踪器、眼镜，等等)、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器、便携式数字视频播放器、汽车、车载组件、航空电子系统、无人机以及多旋翼直升机。

本领域技术人员将进一步领会，结合本文所公开的各方面描述的各种解说性逻辑块、模块、电路和算法可被实现为电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令、或这两者的组合。作为示例，本文中描述的设备可被用在任何电路、硬件组件、IC、或IC芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，且可配置成存储所需的任何类型的信息。为清楚地解说这种可互换性，各种解说性组件、框、模块、电路和步骤在上文已经以其功能性的形式一般性地作了描述。此类功能性如何被实现取决于具体应用、设计选择、和/或加诸于整体系统上的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

如以上所呈现的，各示例可通过在差分PCIe信令与单端PCIe信令之间切换来实现功率节省。时钟速率可被降低，并且单端PCIe信令降低了控制块中的电路系统的复杂度。以此方式，PCIe PHY可被置于始终就绪的状态中(例如，消除启动和关闭时间以及功率成本)。

结合本文中所公开的各方面描述的各种解说性逻辑块、模块、以及电路可用设计成执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。处理器可以是微处理器，但在替换方案中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可以被实现为计算设备的组合(例如DSP与微处理器的组合、多个微处理器、与DSP核协作的一个或多个微处理器、或任何其他此类配置)。

本文中所公开的各实施例可被实施在硬件和存储在硬件中的指令中，并且可驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM，或本领域中所知的任何其它形式的计算机可读介质中。示例性存储介质被耦合到处理器，以使得处理器能从/向该存储介质读取/写入信息。替换地，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在远程站中。在替换方案中，处理器和存储介质可作为分立组件驻留在远程站、基站或服务器中。

还注意到，本文任何示例性方面中描述的操作步骤是为了提供示例和讨论而被描述的。所描述的操作可按除了所解说的顺序之外的众多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可在数个不同步骤中执行。另外，示例性方面中讨论的一个或多个操作步骤可被组合。应理解，如对本领域技术人员显而易见地，在流程图中解说的操作步骤可进行众多不同的修改。本领域技术人员还将理解，可使用各种不同技术和技艺中的任何一种来表示信息和信号。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特、码元和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖特征一致的最广义的范围。

Claims (15)

1.一种适配成连接到快速外围组件互连(PCI)(PCIe)的集成电路(IC)，包括：

PCIe物理层(PHY)；以及

用于快速PCI的PHY接口(PIPE)，其包括：

控制块，其被配置成针对所述PCIe总线在差分信令与单端信令之间进行选择，

其中在为所述PCIe总线选择单端信令时，所述单端信令是通过所述IC中耦合到所述PCIe总线以用于差分信令的现有引脚来传送的，

其中所述PHY包括：

执行所述差分信令和所述单端信令两者的第一可配置物理编码子层(C-PCS)和第一可配置物理媒体附连层(C-PMA)，并且

其中所述控制块能操作用于使所述第一C-PCS在所述差分信令与所述单端信令之间切换。

2.如权利要求1所述的IC，其中所述控制块包括硬件电路、软件、或者硬件和软件的组合。

3.如权利要求1所述的IC，其中所述控制块被配置成基于吞吐量估计或电池状态来在所述差分信令与所述单端信令之间进行选择。

4.如权利要求1所述的IC，其中所述PHY包括：

差分层；

时钟生成器；以及

其中所述控制块被配置成：

在正端接模式与负端接模式之间切换一个或多个端接引脚中的每一者。

5.如权利要求1所述的IC，其中所述控制块端接以在至少一种端接模式中使所有信道通信线接地。

6.如权利要求1所述的IC，其中所述PHY包括：

差分层；

时钟生成器；

边带信令层；以及

其中所述控制块能操作用于使所述PHY在处于所述单端信令时的带内信令与处于所述差分信令时的边带信令之间切换边带信令。

7.如权利要求1所述的IC，其中所述PHY包括：

控制逻辑层；以及

其中所述控制块能操作用于使所述控制逻辑层针对所述PCIe总线在所述差分信令与所述单端信令之间切换。

8.如权利要求1所述的IC，其中所述IC在包括处于所述差分信令和所述单端信令两者中的设备的PCIe系统中。

9.如权利要求1所述的IC，其中所述IC被集成到选自包括以下各项的组的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器，便携式数字视频播放器、汽车、车载组件、航空电子系统、无人机以及多旋翼直升机。

10.一种在针对功率节省优化的集成电路(IC)处执行的方法，所述IC被耦合到快速外围组件互连(PCI)(PCIe)总线并包括PCIe物理层(PHY)，所述PHY包括执行差分信令和单端信令两者的第一可配置物理编码子层(C-PCS)和第一可配置物理媒体附连层(C-PMA)，所述方法包括：

接收要进入单端信令模式的请求；

发送要由所述IC使用的单端信令模式的指示符；

通过使所述第一C-PCS在所述差分信令与所述单端信令之间切换来进入所述单端信令模式；以及

使用所述IC中耦合到所述PCIe总线以用于差分信令的现有引脚来在单端信令模式上进行传送。

11.一种具有集成电路(IC)的装置，所述IC被适配成连接到快速外围组件互连(PCI)(PCIe)总线，所述IC包括：

PCIe物理层(PHY)，所述PHY包括执行差分信令和单端信令两者的第一可配置物理编码子层(C-PCS)和第一可配置物理媒体附连层(C-PMA)；以及

控制块，其被配置成针对所述PCIe总线在差分信令与单端信令之间进行选择并且能操作用于使所述第一C-PCS在所述差分信令与所述单端信令之间切换，

其中在为所述PCIe总线选择单端信令时，所述单端信令是通过所述IC中耦合到所述PCIe总线以用于差分信令的现有引脚来传送的。

12.如权利要求11所述的装置，其中所述控制块包括硬件电路、软件、或者硬件和软件的组合。

13.如权利要求11所述的装置，其中所述控制块被配置成至少部分地基于吞吐量估计或电池状态来针对所述PCIe总线在所述差分信令与所述单端信令之间进行选择。

14.如权利要求11所述的装置，其中当为所述PCIe总线选择单端信令时，所述控制块能操作用于将PCIe边带信令切换成带内信令。

15.如权利要求11所述的装置，进一步包括选自包括以下各项的组的设备：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板设备、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频碟(DVD)播放器，便携式数字视频播放器、汽车、车载组件、航空电子系统、无人机以及多旋翼直升机，其中所述设备纳入所述IC。