CN111051969B - 相位调制器及其制作方法、硅基电光调制器 - Google Patents
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Abstract
一种相位调制器及其制作方法以及一种硅基电光调制器，该相位调制器通过将P型掺杂区(2)划分成第一P型掺杂区(21)和第二P型掺杂区(22)两部分，将N型掺杂区(3)划分成第一N型掺杂区(31)和第二N型掺杂区(32)两部分，其中，第二P型掺杂区(22)的掺杂浓度小于第一P型掺杂区(21)的掺杂浓度，第二N型掺杂区(32)的掺杂浓度小于第一N型掺杂区(31)的掺杂浓度，从而利用第一P型掺杂区(21)和第一N型掺杂区(31)的重掺杂浓度实现相位调制器与驱动电路的良好电接触，并利用第二P型掺杂区(22)来降低P型掺杂区(2)靠近PN结结构(1)一侧的掺杂浓度，利用第二N型掺杂区(32)来降低N型掺杂区(3)靠近PN结结构(1)一侧的掺杂浓度，降低相位调制器的光传输损耗，进而降低硅基电光调制器的光传输损耗。
Description
技术领域
本申请涉及光信号调制技术领域，尤其涉及一种相位调制器及其制作方法以及一种硅基电光调制器。
背景技术
近些年来，随着信息技术的迅速发展，人们对于开发出具有超高速传输能力骨干网的需求越来越大，而大带宽超高速光调制器是实现高速传输能力的关键器件。硅基电光调制器由于具有集成度高、成本低且与传统的CMOS工艺兼容等特点，受到越来越多的关注。但是，现有硅基电光调制器的传输损耗较大。
发明内容
第一方面，本申请实施例提供了一种相位调制器，包括：
PN结结构，所述PN结结构包括相对设置的P区和N区以及位于所述P区和所述N区之间的PN结；
与所述P区电连接的P型掺杂区，所述P型掺杂区包括第一P型掺杂区和第二P型掺杂区，其中，所述第二P型掺杂区位于所述P区与所述第一P型掺杂区之间，且所述第一P型掺杂区的掺杂浓度大于所述第二P型掺杂区的掺杂浓度，从而利用所述第一P型掺杂区的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二P型掺杂区来降低所述P型掺杂区靠近所述PN结结构一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗；
与所述N区电连接的N型掺杂区，所述N型掺杂区包括第一N型掺杂区和第二N型掺杂区，其中，所述第二N型掺杂区位于所述第一N型掺杂区与所述N区之间，且所述第一N型掺杂区的掺杂浓度大于所述第二N型掺杂区的掺杂浓度，从而利用所述第一N型掺杂区的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二N型掺杂区来降低所述N型掺杂区靠近所述PN结结构一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。
在一种实现方式中，所述第二P型掺杂区的掺杂浓度大于所述P区的掺杂浓度；所述第二N型掺杂区的掺杂浓度大于所述N区的掺杂浓度。
在一种实现方式中，在平行于所述第一P型掺杂区至所述P区的方向上，所述第二P型掺杂区的掺杂浓度逐渐降低，以减小所述相位调制器中因载流子吸收效应带来的光传输损耗。
在一种实现方式中，在平行于所述第一N型掺杂区至所述N区的方向上，所述第二N型掺杂区的掺杂浓度逐渐降低，以减小所述相位调制器中因载流子吸收效应带来的光传输损耗。
在一种实现方式中，所述第一P型掺杂区的掺杂浓度位于1*1020数量级，以保证所述第一P型掺杂区与外加驱动电路的良好电接触；所述第一N型掺杂区的掺杂浓度位于1*1020数量级，以保证所述第一N型掺杂区和驱动电路的良好电接触。
在一种实现方式中，所述P区的掺杂浓度位于1*1017-1*1018的数量级，所述N区的掺杂浓度位于1*1017-1*1018的数量级，以在保证所述相位调制器调制效率的情况下，降低所述相位调制器的光传输损耗。
第二方面，本申请实施例提供了一种包括上述任一项所述的相位调制器的硅基电光调制器。
第三方面，本申请实施例提供了一种相位调制器的制作方法，包括：
提供硅晶圆，所述硅晶圆包括硅基底、位于所述硅基底表面的隔离层以及位于所述隔离层背离所述硅基底一侧的平坦层；
去除部分所述平坦层，形成凸起结构，所述凸起结构包括第一表面和位于所述第一表面两侧的第二表面和第三表面，所述第一表面高于所述第二表面和所述第三表面；
在所述第一表面内形成PN结结构，所述PN结结构包括相对设置的P区和N区以及位于所述P区和所述N区之间的PN结；
在所述第二表面内形成第一P型掺杂区，所述第一P型掺杂区的掺杂浓度大于所述P区的掺杂浓度；
在所述第三表面内形成第一N型掺杂区，所述第一N型掺杂区的掺杂浓度大于所述N区的掺杂浓度；
在所述第二表面内形成第二P型掺杂区，并在所述第三表面内形成第二N型掺杂区，其中，所述第二P型掺杂区位于所述第一P型掺杂区和所述P区之间，且所述第二P型掺杂区的掺杂浓度小于所述第一P型掺杂区的掺杂浓度；所述第二N型掺杂区位于所述第一N型掺杂区和所述N区之间，且所述第二N型掺杂区的掺杂浓度小于所述第一N型掺杂区的掺杂浓度。
本申请实施例所提供的相位调制器的制作方法制作的相位调制器，通过将所述P型掺杂区划分成所述第一P型掺杂区和所述第二P型掺杂区两部分，其中，所述第二P型掺杂区的掺杂浓度小于所述第一P型掺杂区的掺杂浓度，从而利用所述第一P型掺杂区的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二P型掺杂区来降低所述P型掺杂区靠近所述PN结结构一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。同时，本申请实施例所提供的相位调制器制作方法制作的相位调制器，还通过将所述N型掺杂区划分成所述第一N型掺杂区和所述第二N型掺杂区两部分，其中，所述第二N型掺杂区的掺杂浓度小于所述第一N型掺杂区的掺杂浓度，从而利用所述第一N型掺杂区的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二N型掺杂区来降低所述N型掺杂区靠近所述PN结结构一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。
在一种实现方式中，在平行于所述第一P型掺杂区至所述P区的方向上，所述第二P型掺杂区的掺杂浓度逐渐降低，以减小所述相位调制器中因载流子吸收效应带来的光传输损耗；在平行于所述第一N型掺杂区至所述N区的方向上，所述第二N型掺杂区的掺杂浓度逐渐降低，以减小所述相位调制器中因载流子吸收效应带来的光传输损耗。
在一种实现方式中，在所述第二表面内形成第二P型掺杂区，并在所述第三表面内形成第二N型掺杂区包括：
在所述凸起结构的第一表面形成第一掩膜层；
在所述凸起结构朝向所述第二表面和所述第三表面的一侧形成侧墙结构，所述侧墙结构在所述平坦层上的投影与所述第一P型掺杂区不交叠，且与所述第一N型掺杂区不交叠；
在所述侧墙结构背离所述平坦层的一侧形成第二掩膜层，所述第二掩膜层覆盖所述第三表面、所述第一表面和所述第一P型掺杂区，曝露所述侧墙结构位于所述第二表面的部分；
以所述第二掩膜层为掩膜，在所述第二表面位于所述侧墙结构下方的区域内形成第二P型掺杂区；
去除所述第二掩膜层；
在所述侧墙结构背离所述平坦层的一侧形成第三掩膜层，所述第三掩膜层覆盖所述第二表面、所述第一表面和所述第一N型掺杂区，曝露所述侧墙结构位于所述第三表面的部分；
以所述第三掩膜层为掩膜，在所述第三表面位于所述侧墙结构下方的区域内形成第二N型掺杂区；
其中，所述第一掩膜层与所述第二掩膜层的材料不同，且所述第一掩膜层与所述第三掩膜层的材料不同。
在一种实现方式中，其特征在于，所述第一掩膜层的材料为氮化硅、锗或氮氧化硅。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一个实施例所提供的相位调制器的结构示意图；
图2为本申请另一个实施例所提供的相位调制器的结构示意图；
图3为本申请一个实施例所提供的硅基电光调制器的结构示意图；
图4为本申请一个实施例所提供的相位调制器的制作方法的流程图；
图5-图26为本申请另一个实施例所提供的相位调制器的制作方法中各步骤形成结构的剖视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
现有硅基电光调制器包括相位调制器(又称移相器)、位于所述相位调制器两侧用于分别与输入端和输出端相连的光耦合器，以及与所述光耦合器和所述相位调制器之间的传输波导，其中，所述相位调制器包括PN结结构以及位于所述PN结两侧的P型掺杂区和N型掺杂区，其中，所述PN结结构包括相对设置的P区和N区以及位于所述P区和N区之间的PN结，主要用于实现光信号的相位调制，所述P型掺杂区和N型掺杂区主要用于电连接外加驱动电路，从而利用外加驱动电路给所述PN结结构施加工作信号，现有工艺在形成所述相位调制器的P型掺杂区和N型掺杂区时，该P型掺杂区是掺杂浓度均匀分布的重掺杂区，N型掺杂区也是掺杂浓度均匀分布的重掺杂区，且该P型掺杂区和N型掺杂区与所述PN结之间的距离越近，所述重掺杂区渗透到所述PN结结构中P区和N区的载流子越多，而所述PN结结构中P区和N区的载流子越多，掺杂浓度越大，所述相位调制器的光传输损耗越大，导致所述硅基电光调制器的光传输损耗越大。
有鉴于此，本申请实施例提供了一种相位调制器，如图1所示，该相位调制器包括：
PN结结构1，所述PN结结构1包括相对设置的P区11和N区12以及位于所述P区11和所述N区12之间的PN结13，其中，所述P区11为所述PN结结构中的P型半导体掺杂区，所述N区12为所述PN结结构中的N型半导体掺杂区；
与所述P区11电连接的P型掺杂区2，所述P型掺杂区2包括第一P型掺杂区21和第二P型掺杂区22，其中，所述第二P型掺杂区22位于所述P区11与所述第一P型掺杂区21之间，且所述第一P型掺杂区21的掺杂浓度大于所述第二P型掺杂区22的掺杂浓度；
与所述N区12电连接的N型掺杂区3，所述N型掺杂区3包括第一N型掺杂区31和第二N型掺杂区32，其中，所述第二N型掺杂区32位于所述第一N型掺杂区31与所述N区12之间，且所述第一N型掺杂区31的掺杂浓度大于所述第二N型掺杂区32的掺杂浓度。
在本发明实施例中，所述P型掺杂区2和所述N型掺杂区3用于和驱动电路电连接，从而通过所述P型掺杂区2和所述N型掺杂区3将驱动电路提供的驱动信号施加到所述PN结结构1，实现光信号的相位调制。
本发明实施例所提供的相位调制器，将所述P型掺杂区2划分成所述第一P型掺杂区21和所述第二P型掺杂区22两部分，其中，所述第二P型掺杂区22的掺杂浓度小于所述第一P型掺杂区21的掺杂浓度，从而利用所述第一P型掺杂区21的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二P型掺杂区22来降低所述P型掺杂区2靠近所述PN结结构1一侧的掺杂浓度，降低所述相位调制器的光传输损耗。同理，将所述N型掺杂区3划分成第一N型掺杂区31和第二N型掺杂区32两部分，其中，所述第二N型掺杂区32的掺杂浓度小于所述第一N型掺杂区31的掺杂浓度，从而利用第一N型掺杂区31的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用第二N掺杂区32来降低所述N型掺杂区3靠近所述PN结结构1一侧的掺杂浓度，降低所述相位调制器的光传输损耗。
需要说明的是，如果所述第二P型掺杂区22的掺杂浓度过低，会显著增大所述PN结13的串联等效电阻，使得RC常数增大，降低所述相位调制器的带宽。同理，如果所述第二N型掺杂区32的掺杂浓度过低，也会增大所述PN结13的串联等效电阻，使得RC常数增大，降低所述光波导的带宽。故在上述实施例的基础上，在本申请的一个实施例中，所述第二P型掺杂区22的掺杂浓度大于所述P区11的掺杂浓度，所述第二N型掺杂区32的掺杂浓度大于所述N区12的掺杂浓度，以在降低所述相位调制器光传输损耗的基础上，保证所述相位调制器的带宽。
在上述实施例的基础上，在本申请的一个实施例中，在平行于所述第一P型掺杂区21至所述P区11的方向上，所述第二P型掺杂区22的掺杂浓度逐渐降低，以减小所述相位调制器中因载流子吸收效应带来的光传输损耗。具体的，在本申请的一个实施例中，在平行于所述第一P型掺杂区21至所述P区11的方向上，所述第二P型掺杂区22的掺杂浓度均匀降低，以使得所述第二P型掺杂区22对所述P型掺杂区2的电阻值影响较小，不会对所述相位调制器的带宽造成过大影响。
同理，在上述任一实施例的基础上，在本申请的一个实施例中，在平行于所述第一N型掺杂区31至所述N区12的方向上，所述第二N型掺杂区32的掺杂浓度逐渐降低，以减小所述相位调制器中因载流子吸收效应带来的光传输损耗。具体的，在本申请的一个实施例中，在平行于所述第一N型掺杂区31至所述N区12的方向上，所述第二N型掺杂区32的掺杂浓度均匀降低，以使得所述第二N型掺杂区32对所述N型掺杂区3的电阻值影响较小，不会对所述相位调制器的带宽造成过大影响。
在上述任一实施例的基础上，在本申请的一个实施例中，如图2所示，所述相位调制器还包括：
覆盖所述P型掺杂区2、所述N型掺杂区3和所述PN结结构1的第一绝缘层4，所述第一绝缘层4中具有第一通孔和第二通孔；
通过所述第一通孔与所述第一P型掺杂区21电连接的第一电极5；
通过所述第二通孔与所述第一N型掺杂区31电连接的第二电极6；
位于所述PN结结构1、所述P型掺杂区2和所述N型掺杂区3背离所述第一绝缘层4一侧的第二绝缘层7；
位于所述第二绝缘层7背离所述PN结结构1、所述P型掺杂区2和所述N型掺杂区3一侧的硅基底8；
其中，所述第一电极5用于电连接驱动电路和所述第一P型掺杂区21，所述第二电极6用于电连接驱动电路和所述第一N型掺杂区31，所述第二绝缘层7用于隔离所述硅基底8和位于所述第二绝缘层7上方的结构。
在上述实施例的基础上，在本申请的一个实施例中，所述第一P型掺杂区21的掺杂浓度位于1*1020数量级，以保证所述第一P型掺杂区21与所述第一电极5的良好电接触，从而实现所述第一P型掺杂区21和驱动电路的良好电接触。同理，所述第一N型掺杂区31的掺杂浓度位于1*1020数量级，以保证所述第一N型掺杂区31与所述第二电极6的良好电接触，从而实现所述第一N型掺杂区31和驱动电路的良好电接触。
在本申请实施例中，所述相位调制器是通过外加驱动信号改变所述PN结结构1中的载流子浓度，来改变所述PN结结构1中的有效折射率，从而实现光信号的相位调制，而相位调制器的调制效率随着所述PN结结构1中载流子浓度的增大而增大，因此，在上述任一实施例的基础上，在本申请的一个实施例中，所述P区11的掺杂浓度位于1*1017-1*1018的数量级，以在保证所述相位调制器调制效率的情况下，降低所述相位调制器的光传输损耗。
相应的，本申请实施例还提供了一种硅基电光调制器，如图3所示，该硅基电光调制器包括：与输入端电连接的第一光耦合器100，用于将输入光信号分成第一光信号和第二光信号两路光信号，与所述第一光耦合器100相连传输所述第一光信号的第一传输波导200，与所述第一光耦合器100相连传输所述第二光信号的第二传输波导300，与所述第一传输波导200相连的第一相位调制器400，与所述第二传输波导300相连的第二相位调制器500，与所述第一相位调制器400相连的第三传输波导600，与所述第二相位调制器500相连的第四传输波导700，以及与所述第三传输波导600和所述第四传输波导700相连的第二光耦合器800。其中，所述第一相位调制器400和第二相位调制器500为本申请上述任一实施例所提供的相位调制器。
具体工作时，所述第一光耦合器100用于将输入光信号分成第一光信号和第二光信号，所述第一传输波导200用于将所述第一光信号传输给所述第一相位调制器400，所述第一相位调制器400对所述第一光信号进行调制后输出给所述第三传输波导600，将所述第三传输波导600输出给所述第二光耦合器800；所述第二传输波导300用于将所述第二光信号输出给所述第二相位调制器500，所述第二相位调制器500对所述第二光信号进行调制后输出给所述第四传输波导700，并经所述第四传输波导700输出给所述第二光耦合器800，所述第二光耦合器800用于将所述第三传输波导600和第四传输波导700输出的光信号进行合并后输出。
由上述可知，本申请实施例所提供的相位调制器、包括该相位调制器的硅基电光调制器，通过将所述P型掺杂区2划分成所述第一P型掺杂区21和所述第二P型掺杂区22两部分，其中，所述第二P型掺杂区22的掺杂浓度小于所述第一P型掺杂区21的掺杂浓度，从而利用所述第一P型掺杂区21的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二P型掺杂区22来降低所述P型掺杂区2靠近所述PN结结构1一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。同时，本申请实施例所提供的相位调制器以及包括该相位调制器的硅基电光调制器，通过将所述N型掺杂区3划分成所述第一N型掺杂区31和所述第二N型掺杂区32两部分，其中，所述第二N型掺杂区32的掺杂浓度小于所述第一N型掺杂区31的掺杂浓度，从而利用所述第一N型掺杂区31的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二N型掺杂区32来降低所述N型掺杂区3靠近所述PN结结构1一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。
此外，本申请实施例还提供了一种相位调制器的制作方法，如图4所示，该制作方法包括：
S10：如图5所示，提供硅晶圆，所述硅晶圆包括硅基底8、位于所述硅基底8表面的隔离层7以及位于所述隔离层7背离所述硅基底8一侧的平坦层9。
在本申请的一个实施例中，所述隔离层为绝缘层，如二氧化硅层，所述平坦层为硅材料层。
具体的，在本申请的一个实施例中，所述硅晶圆的形成方法包括：提供硅衬底；在所述硅衬底表面形成隔离层；在所述隔离层背离所述硅衬底一侧表面形成平坦层。其中，所述隔离层的形成工艺可以为沉积工艺，也可以为氧化工艺；所述平坦层的形成工艺也可以为沉积工艺，本申请对此并不做限定，具体视情况而定。
S20：如图6所示，去除部分所述平坦层9，形成凸起结构10，所述凸起结构10包括第一表面和分别位于所述第一表面两侧的第二表面和第三表面，所述第一表面高于所述第二表面和所述第三表面。
具体的，在本申请的一个实施例中，去除部分所述平坦层，形成凸起结构，所述凸起结构包括第一表面和分别位于所述第一表面两侧的第二表面和第三表面，所述第一表面高于所述第二表面和所述第三表面包括：
在所述平坦层表面形成第一覆盖层，所述第一覆盖层覆盖待形成所述PN结结构的区域，曝露待形成所述P型掺杂区和所述N型掺杂区的区域；
以所述第一覆盖层为掩膜，对所述平坦层进行刻蚀，形成凸起结构，所述凸起结构包括第一表面和分别位于所述第一表面两侧的第二表面和第三表面，所述第一表面高于所述第二表面和所述第三表面，其中，所述第一表面对应待形成所述PN结结构的区域，所述第二表面对应待形成所述P型掺杂区的区域，所述第二表面对应待形成所述N型掺杂区的区域。
S30：在所述第一表面内形成PN结结构，所述PN结结构包括相对设置的P区和N区以及位于所述P区和所述N区之间的PN结。
具体的，在本申请的一个实施例中，在所述第一表面内形成PN结结构，所述PN结结构包括相对设置的P区和N区以及位于所述P区和所述N区之间的PN结包括：
如图7所示，在所述平坦层9背离所述隔离层7一侧形成第二覆盖层20，所述第二覆盖层20覆盖部分所述第二表面、所述第三表面以及所述第一表面内待形成所述N区的部分，曝露所述第一表面待形成所述P区的部分以及所述第二表面待形成所述第二P型掺杂区的部分；
如图8所示，以所述第二覆盖层20为掩膜，在所述第一表面内形成所述P区；
如图9所示，去除所述第一覆盖层10；
如图10所示，在所述平坦层9背离所述隔离层7一侧形成第三覆盖层30，所述第三覆盖层30覆盖所述第二表面、部分所述第三表面以及所述第一表面内形成所述P区的部分，曝露所述第一表面待形成所述N区的部分以及所述第三表面待形成所述第二N型掺杂区的部分；
如图11和图12所示，以所述第三覆盖层30为掩膜，在所述第一表面待形成N区的部分形成所述N区12，所述P区和所述N区的边界处形成所述PN结13；
去除所述第三覆盖层30。
需要说明的是，在本申请上述实施例中，所述P区和所述N区的形成顺序可以互换，本申请对此并不做限定，具体视情况而定。
S40：在所述第二表面内形成第一P型掺杂区，所述第一P型掺杂区的掺杂浓度大于所述P区的掺杂浓度。
具体的，在本申请的一个实施例中，在所述第二表面内形成第一P型掺杂区包括：
如图13所示，在所述平坦层9表面形成第四覆盖层40，所述第四覆盖层覆盖所述第一表面、所述第三表面和部分所述第二表面，仅曝露所述第二表面待形成所述第一P型掺杂区的部分；
如图14所示，以所述第四覆盖层40为掩膜，在所述第二表面待形成所述第一P型掺杂区的部分形成所述第一P型掺杂区21，所述第一P型掺杂区的形成工艺为离子注入，注入离子为硼。
如图15所示，去除所述第四覆盖层40.
S50：在所述第三表面内形成第一N型掺杂区，所述第一N型掺杂区的掺杂浓度大于所述N区的掺杂浓度。
具体的，在本申请的一个实施例中，在所述第三表面内形成第一N型掺杂区包括：
如图16所示，在所述平坦层9表面形成第五覆盖层50，所述第五覆盖层50覆盖所述第一表面、所述第二表面和部分所述第三表面，仅曝露所述第三表面待形成所述第一N型掺杂区的部分；
如图17所示，以所述第五覆盖层为掩膜，在所述第三表面待形成所述第一N型掺杂区的部分形成所述第一N型掺杂区，所述第一N型掺杂区的形成工艺为离子注入，注入离子为磷；
如图18所示，去除所述第五覆盖层50。
需要说明的是，在本申请上述实施例中，所述第一P型掺杂区和所述第一N型掺杂区的形成顺序可以互换，本申请对此并不做限定，具体视情况而定。
S60：在所述第二表面内形成第二P型掺杂区，并在所述第三表面内形成第二N型掺杂区，其中，所述第二P型掺杂区位于所述第一P型掺杂区和所述P区之间，且所述第二P型掺杂区的掺杂浓度小于所述第一P型掺杂区的掺杂浓度；所述第二N型掺杂区位于所述第一N型掺杂区和所述N区之间，且所述第二N型掺杂区的掺杂浓度小于所述第一N型掺杂区的掺杂浓度。
在上述实施例的基础上，在本发明的一个实施例中，在平行于所述第一P型掺杂区至所述P区的方向上，所述第二P型掺杂区的掺杂浓度逐渐降低；在平行于所述第一N型掺杂区至所述N区的方向上，所述第二N型掺杂区的掺杂浓度逐渐降低。
在上述实施例的基础上，在本申请的一个实施例中，在所述第二表面内形成第二P型掺杂区，并在所述第三表面内形成第二N型掺杂区包括：
如图19所示，在所述凸起结构的第一表面形成第一掩膜层60，其中，所述第一掩膜层的形成工艺可以包括沉积、刻蚀；
如图20所示，在所述凸起结构朝向所述第二表面和所述第三表面的一侧形成侧墙结构70，所述侧墙结构70在所述平坦层9上的投影与所述第一P型掺杂区21不交叠，且与所述第一N型掺杂区31不交叠，其中，侧墙结构包括第一侧墙结构和第二侧墙结构，在所述第二表面，沿平行于所述第一P型掺杂区至所述P区的方向上，所述第一侧墙结构的厚度逐渐增加；在所述第三表面，沿平行于所述第一N型掺杂区至所述N区的方向上，所述第二侧墙结构的厚度逐渐增加；
如图21所示，在所述第一侧墙结构背离所述平坦层9的一侧形成第二掩膜层80，所述第二掩膜层80覆盖所述第三表面、所述第一表面和所述第一P型掺杂区21，曝露所述第一侧墙结构位于所述第二表面的部分，其中，所述第二掩膜层的形成工艺可以包括沉积、刻蚀；
如图22所示，以所述第二掩膜层80为掩膜，在所述第二表面位于所述第二侧墙结构下方的区域内形成第二P型掺杂区22，所述第二P型掺杂区的形成工艺为离子注入，注入离子为硼；
如图23所示，去除所述第二掩膜层80；
如图24所示，在所述第二侧墙结构背离所述平坦层9的一侧形成第三掩膜层90，所述第三掩膜层90覆盖所述第二表面、所述第一表面和所述第一N型掺杂区31，曝露所述第二侧墙结构位于所述第三表面的部分；
如图25所示，以所述第三掩膜层90为掩膜，在所述第三表面位于所述第二侧墙结构下方的区域内形成第二N型掺杂区32，所述第二N型掺杂区的形成工艺为离子注入，注入离子为磷；
其中，所述第一掩膜层与所述第二掩膜层的材料不同，且所述第一掩膜层与所述第三掩膜层的材料不同。具体的，在本申请的一个实施例中，所述第一掩膜层的材料为氮化硅、锗或氮氧化硅，所述第二掩膜层的材料为二氧化硅，所述第三掩膜层的材料为二氧化硅，但本申请对此并不做限定，只要保证所述第一掩膜层和所述第二掩膜层的材料不同即可。
此外，本申请实施例中，该方法在形成所述第二N型掺杂区32之后还包括：
如图26所示，依次除去所述第三掩膜层90、所述侧墙结构70和所述第一掩膜层60。
需要说明的是，在本申请实施例中，所述第二P型掺杂区和所述第二N型掺杂区的形成顺序可以互换，本申请对此并不做限定，具体视情况而定。
在本申请实施例中，由于在所述第二表面待形成所述第二P型掺杂区的区域，沿所述第一P型掺杂区至所述PN结结构的方向，所述第一侧墙结构的厚度逐渐增加，因此，在以所述第一侧墙结构和所述第二掩膜层为掩膜，在所述第二表面内形成所述第二P型掺杂区时，可以使得沿所述第一P型掺杂区至所述PN结结构的方向，所述第二P型掺杂区的掺杂浓度逐渐降低。
同理，由于在所述第三表面待形成所述第二N型掺杂区的区域，沿所述第一N型掺杂区至所述PN结结构的方向，所述第二侧墙结构的厚度逐渐增加，因此，在以所述第二侧墙结构和所述第三掩膜层为掩膜，在所述第三表面内形成所述第二N型掺杂区时，可以使得沿所述第一N型掺杂区至所述PN结结构的方向，所述第二N型掺杂区的掺杂浓度逐渐降低。
需要说明的是，在上述任一实施例的基础上，在本申请的一个实施例中，该制作方法还包括：
形成覆盖所述凸起结构的第一绝缘层，所述第一绝缘层中具有第一通孔和第二通孔；
形成通过所述第一通孔与所述第一P型掺杂区电连接的第一电极；
形成通过所述第二通孔与所述第一N型掺杂区电连接的第二电极；
其中，所述第一电极用于电连接驱动电路和所述第一P型掺杂区，所述第二电极用于电连接驱动电路和所述第一N型掺杂区。
综上所述，本申请实施例所提供的相位调制器的制作方法制作的相位调制器，通过将所述P型掺杂区划分成所述第一P型掺杂区和所述第二P型掺杂区两部分，其中，所述第二P型掺杂区的掺杂浓度小于所述第一P型掺杂区的掺杂浓度，从而利用所述第一P型掺杂区的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二P型掺杂区来降低所述P型掺杂区靠近所述PN结结构一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。同时，本申请实施例所提供的相位调制器制作方法制作的相位调制器，还通过将所述N型掺杂区划分成所述第一N型掺杂区和所述第二N型掺杂区两部分，其中，所述第二N型掺杂区的掺杂浓度小于所述第一N型掺杂区的掺杂浓度，从而利用所述第一N型掺杂区的重掺杂浓度实现所述相位调制器与驱动电路的良好电接触，并利用所述第二N型掺杂区来降低所述N型掺杂区靠近所述PN结结构一侧的掺杂浓度，降低所述相位调制器的光传输损耗，进而降低所述硅基电光调制器的光传输损耗。
需要说明的是，由于本申请实施例所提供相位调制器的制作方法中，各组成结构的形成工艺广泛应用于CMOS(Complementary Metal Oxide Semiconductor，即互补金属氧化物半导体)制作中，因此，本申请实施例所提供相位调制器的制作方法具有高度的稳定性和可靠性。而且，基于本申请实施例所提供相位调制器的制作工艺与传统的超大规模集成电路CMOS工艺兼容，无需特殊工艺，有利于器件的大规模制造和成本的降低。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (4)
1.一种相位调制器的制作方法，其特征在于，包括：
提供硅晶圆，所述硅晶圆包括硅基底、位于所述硅基底表面的隔离层以及位于所述隔离层背离所述硅基底一侧的平坦层；
去除部分所述平坦层，形成凸起结构，所述凸起结构包括第一表面和位于所述第一表面两侧的第二表面和第三表面，所述第一表面高于所述第二表面和所述第三表面；
在所述第一表面内形成PN结结构，所述PN结结构包括相对设置的P区和N区以及位于所述P区和所述N区之间的PN结；
在所述第二表面内形成第一P型掺杂区，所述第一P型掺杂区的掺杂浓度大于所述P区的掺杂浓度；
在所述第三表面内形成第一N型掺杂区，所述第一N型掺杂区的掺杂浓度大于所述N区的掺杂浓度；
通过侧墙结构在所述第二表面内形成第二P型掺杂区，并在所述第三表面内形成第二N型掺杂区，其中，所述侧墙结构包括第一侧墙结构和第二侧墙结构；沿平行于所述第一P型掺杂区至所述P区的方向上，所述第一侧墙结构的厚度逐渐增加，沿平行于所述第一N型掺杂区至所述N区的方向上，所述第二侧墙结构的厚度逐渐增加，所述第二P型掺杂区位于所述第一P型掺杂区和所述P区之间，且所述第二P型掺杂区的掺杂浓度小于所述第一P型掺杂区的掺杂浓度；所述第二N型掺杂区位于所述第一N型掺杂区和所述N区之间，且所述第二N型掺杂区的掺杂浓度小于所述第一N型掺杂区的掺杂浓度。
2.根据权利要求1所述的制作方法，其特征在于，在平行于所述第一P型掺杂区至所述P区的方向上，所述第二P型掺杂区的掺杂浓度逐渐降低；在平行于所述第一N型掺杂区至所述N区的方向上，所述第二N型掺杂区的掺杂浓度逐渐降低。
3.根据权利要求2所述的制作方法，其特征在于，所述通过侧墙结构在所述第二表面内形成第二P型掺杂区，并在所述第三表面内形成第二N型掺杂区包括：
在所述凸起结构的第一表面形成第一掩膜层；
在所述凸起结构朝向所述第二表面和所述第三表面的一侧形成侧墙结构，所述侧墙结构在所述平坦层上的投影与所述第一P型掺杂区不交叠，且与所述第一N型掺杂区不交叠；
在所述侧墙结构背离所述平坦层的一侧形成第二掩膜层，所述第二掩膜层覆盖所述第三表面、所述第一表面和所述第一P型掺杂区，曝露所述侧墙结构位于所述第二表面的部分；
以所述第二掩膜层为掩膜，在所述第二表面位于所述侧墙结构下方的区域内形成第二P型掺杂区；
去除所述第二掩膜层；
在所述侧墙结构背离所述平坦层的一侧形成第三掩膜层，所述第三掩膜层覆盖所述第二表面、所述第一表面和所述第一N型掺杂区，曝露所述侧墙结构位于所述第三表面的部分；
以所述第三掩膜层为掩膜，在所述第三表面位于所述侧墙结构下方的区域内形成第二N型掺杂区；
其中，所述第一掩膜层与所述第二掩膜层的材料不同，且所述第一掩膜层与所述第三掩膜层的材料不同。
4.根据权利要求3所述的制作方法，其特征在于，所述第一掩膜层的材料为氮化硅、锗或氮氧化硅。
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