CN110993598A - 集成电路结构 - Google Patents

集成电路结构 Download PDF

Info

Publication number
CN110993598A
CN110993598A CN201910925666.0A CN201910925666A CN110993598A CN 110993598 A CN110993598 A CN 110993598A CN 201910925666 A CN201910925666 A CN 201910925666A CN 110993598 A CN110993598 A CN 110993598A
Authority
CN
China
Prior art keywords
contact
integrated circuit
fin
region
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910925666.0A
Other languages
English (en)
Inventor
萧锦涛
庄正吉
赖志明
曾健庭
林威呈
袁立本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110993598A publication Critical patent/CN110993598A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5221—Crossover interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Evolutionary Computation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一种集成电路结构包括：鳍片结构，沿着第一方向覆盖鳍片结构的接触件，以及介在接触件和鳍片结构之间的隔离层。隔离层沿着垂直于第一方向的第二方向与接触件的一部分相邻。

Description

集成电路结构
技术领域
本揭示内容是关于半导体装置的接触件结构和制造方法。
背景技术
集成电路(IC)通常包括以集成电路布局图表示的多个集成电路装置。集成电路布局是阶层式的，并且包括根据集成电路的设计规范而执行较高阶功能的模组。模组时常由单元的组合而构建，每个单元代表配置为执行特定的逻辑或其他功能的一或多个集成电路结构。
单元通常具有标准高度，以便布局放置到集成电路布局图中。为了形成较高阶的模组并实现外部连接，经由在多个叠加的金属层之内形成的互连结构，将单元和其他集成电路特征彼此布线连接。单元布局放置和互连布线是集成电路的整体设计过程中的部分。
发明内容
本揭示内容的一些实施方式提供了一种集成电路(IC)结构，包含：鳍片结构、接触件、以及隔离层。接触件沿着一第一方向覆盖鳍片结构。隔离层介在接触件和鳍片结构之间，其中，隔离层沿着垂直于第一方向的第二方向与接触件的一部分相邻。
附图说明
由以下的详细描述，并与所附附图一起阅读，会最佳地理解本揭示内容的各方面。值得注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了清楚地讨论，各个特征的尺寸可能任意地增加或减小。
图1A至图1C是根据一些实施方式的包括接触件结构的集成电路装置的图；
图2是一流程图，根据一些实施方式的制造接触件结构的方法；
图3A至图3K是根据一些实施方式的在各个制造阶段的接触件结构的图；
图4是一流程图，根据一些实施方式的操作集成电路制造系统的方法；
图5描绘了根据一些实施方式的集成电路布局图；
图6A和图6B描绘了根据一些实施方式的集成电路布局图；
图7是根据一些实施方式的电子设计自动化(electronic design automation，EDA)系统的方块图；
图8是根据一些实施方式的集成电路制造系统以及与其相关联的集成电路制造流程的方块图。
【符号说明】
100：集成电路装置
100B：基板
100C：接触件结构
200：方法
210、220、230、240、250、260、270、280：操作
400：方法
410、420、430、440、450、460：操作
500：集成电路布局图
600A：集成电路布局图
600B：集成电路布局图
700：系统
702：处理器
704：计算机可读取记录媒体
706：计算机程序码
707：标准单元的库
708：总线
710：输入/输出接口
712：网络接口
714：网络
742：使用者界面
800：系统
820：设计公司
822：集成电路设计布局图
830：光罩公司
832：数据准备
844：光罩制造
845：光罩
850：集成电路晶圆厂
852：晶圆制造
853：半导体晶圆
860：集成电路装置
A'：平面
AR1、AR2、AR3、AR4、AR5、AR6、AR7、AR8：主动区域
B-B'：平面
ct：厚度
C1、C2、C3、C4、C5：接触件
CR1、CR2、CR3、CR4、CR5、CR6、CR7、CR8、CR9、CR10、CR11、CR12、CR13、CR14、CR15、CR16、CR17、CR18、CR19、CR20、CR21、CR22、CR23：接触件区域
d1、d2：距离
DL1：介电层
E1、E2：磊晶层
FF1、FF2、FF3、FF4、FF5、FF6、FF7、FF8：鳍片特征
FS1、FS2：鳍片结构
G1、G2、G3、G4：栅极结构
GR1、GR2、GR3、GR4、GR5、GR6、GR7、GR8、GR9、GR10、GR11、GR12、GR13、GR14：栅极区域
IL1：隔离层
ILD1：层间介电结构
IR1、IR2、IR3、IR4：隔离区域
M1、M2：遮罩
MR1、MR2、MR3、MR4、MR5、MR6、MR7、MR8、MR9、MR10、MR11、MR12、MR13、MR14、MR15、MR16、MR17、MR18、MR19、MR20、MR21、MR22：金属区域
MS1、MS2、MS3、MS4：金属片段
O1、O2：开口
P1：节距
R1、R2：电源轨
t：厚度
T1、T2、T3、T4、T5：轨道
V1、V2、V3、V4、V5、V6、V7、V8：导孔
VR1、VR2、VR3、VR4、VR5、VR6、VR7、VR8、VR9、VR10、VR11、VR12、VR13、VR14、VR15、VR16：导孔区域
W：宽度
具体实施方式
之后的揭示内容提供了许多不同的实施方式或实施例，以实现所提供的主题的不同的特征。以下描述组件、数值、操作、材料、排列等的具体实施例，以简化本揭示内容。这些当然仅是实施例，并不意图是限制性的。也构想了其他组件、数值、操作、材料、排列等。例如，在随后的描述中，形成第一特征其在第二特征上方或之上，可能包括第一和第二特征以直接接触而形成的实施方式，且也可能包括附加的特征可能形成在介于第一和第二特征之间，因此第一和第二特征可能不是直接接触的实施方式。此外，本揭示内容可能在各个实施例中重复标示数字和/或字母。这样的重复，是为了是简化和清楚起见，重复本身并不是意指所讨论的各个实施方式之间和/或配置之间的关系。
此外，为了便于描述一个元件或特征与另一个元件或特征之间，如附图中所绘示的关系，在此可能使用空间上的相对用语，诸如“之下”、“低于”、“下部”、“高于”、“上部”、和类似的用语。空间上的相对用语旨在涵盖除了附图中所绘的方向也涵盖装置在使用中或操作中的不同取向。设备可能有其他取向(旋转90度或其他方向)，并且此处所使用的空间上相对用语也可能相应地解释。
在各个实施方式中，接触件结构包括介在第一鳍片结构和上覆的接触件之间的隔离层。经由将接触件与第一鳍片结构隔离，接触件可用于在介于第二鳍片结构和覆盖在第一鳍片结构上方的导孔之间形成电性连接。与在其中鳍片结构不与上覆的接触件隔离的方式相比，此实施方式提供了增加的布线灵活性，从而支持在其中介在相邻的电源轨之间的间隔对应于总共三个信号迹线(signal traces)的集成电路布局。
图1A至图1C是根据一些实施方式的集成电路装置100的图，集成电路装置100包括接触件结构100C。在各个实施方式中，经由执行方法200和/或400的一些或全部的操作，和/或基于集成电路布局图500、600A、或600B而配置，形成接触件结构100C(在各个实施方式中也称为隔离的接触件结构或隔离的飞接触件结构(isolated fly contact structure))，以下参照图2至图6B讨论。在一些实施方式中，接触件结构100C被包括在由集成电路制造厂/加工厂(“晶圆厂”)850所制造的集成电路装置860中，以下参照图8讨论。
图1A描绘了集成电路装置100的平面视图，包括X和Y方向、沿着X方向与平面A-A'的交会处、和沿Y方向与平面B-B'的交会处。图1B描绘集成电路装置100沿着平面A-A'的截面视图，包括X方向和Z方向，并且图1C描绘集成电路装置100沿着平面B-B'的截面视图，包括Y和Z方向。
集成电路装置100包括位在基板100B中的鳍片结构FS1和FS2、覆盖鳍片结构FS1和FS2的栅极结构G1至G4、覆盖鳍片结构FS1和FS2中的一者或两者的接触件C1至C5、覆盖接触件C2的隔离层L1、覆盖接触件C1至C5的导孔V1至V8、覆盖导孔V2至V7的金属片段MS1至MS4、覆盖导孔V1的电源轨R1、覆盖导孔V8的电源轨R2、以及围绕并且介在上述所讨论的各个结构之间的层间介电(ILD)结构ILD1。接触件结构100C包括接触件C2、隔离层IL1、鳍片结构FS1的一部分，并且在一些实施方式中，包括鳍片结构FS2的一部分，这些组件排列在集成电路装置100之内，如以下所讨论。
在图1A至图1C中的集成电路装置100的描绘是包括接触件结构100C的集成电路装置100的非限制性实施例。在各个实施方式中，除了以上所讨论的特征或代替以上所讨论的特征，集成电路装置100包括一或多个特征(图未示)，例如，鳍片或栅极结构、接触件、隔离层、导孔、金属片段、或电源轨。在各个实施方式中，鳍片结构FS1或FS2、栅极结构G1至G4、接触件C1至C5、导孔V1至V8、金属片段MS1至MS4、或电源轨R1或R2，这些结构中的一或多个没有被包括在集成电路装置100中，或是具有除了在图1A至图1C中所描绘的配置之外的配置，并且另外地与以下所讨论的接触件结构100C的排列一致。
为了清楚起见，简化了在图1A至图1C中的集成电路装置100的描绘。图1A至图1C描绘了集成电路装置100的视图，加上被包括的、被排除的、或具有简化的形状的各种特征，和/或具有简化的尺寸、形状、和/或与其他特征的对准关系，以便以下的讨论。在各个实施方式中，除了在图1A至图1C中所描绘的元件，集成电路装置100包括一或多个金属互连、晶体管元件、阱、隔离结构、或类似者。
基板100B(图1B和图1C)是半导体晶圆(例如，以下参照图8所讨论的半导体晶圆853)的一部分，适合于形成一或多个集成电路装置。在各个实施方式中，基板100B包括n型硅(Si)，n型硅包括一或多个施体掺杂剂，例如，磷(P)或砷(As)，或者基板100B包括p型硅，p型硅包括一或多个受体掺杂剂，例如，硼(B)或铝(Al)。
鳍片结构FS1和FS2是沿着X方向(在图1A至图1C中描绘的非限制性示例方向)延伸的集成电路结构，其包括一或多个半导体材料，且可用于作为鳍式场效晶体管(FinFET)装置的组件。在各个实施方式中，鳍片结构FS1或FS2中的一者或两者包括硅、磷化铟(InP)、锗(Ge)、砷化镓(GaAs)、硅锗(SiGe)、砷化铟(InAs)、碳化硅(SiC)、或其他合适的半导体材料中的一种或多种。
在一些实施方式中，鳍片结构FS1或FS2中的一者包括n型半导体材料，n型半导体材料包括一或多个施体掺杂剂，并且鳍片结构FS1或FS2中的另外一者包括p型半导体材料，p型半导体材料包括一或多个受体掺杂剂，因此，鳍片结构FS1和FS2包括区分的类型的半导体材料。在一些实施方式中，鳍片结构FS1和FS2中的各者包括相同的n型或p型半导体材料。
在一些实施方式中，鳍片结构FS1和FS2中的每个鳍片结构形成在基板100B的主动区域(图未示)中，每个主动区域包括在相应的鳍片结构中所包括的相同类型的一或多个掺杂剂。在一些实施方式中，经由一或多个隔离结构(图未示)(例如，一或多个浅沟槽隔离(STI)结构)，主动区域与在基板100B中的其他元件电性隔离。
在图1A至图1C中所描绘的实施方式中，鳍片结构FS1包括鳍片F1和沿着鳍片F1的每一侧的磊晶层E1，并且鳍片结构FS2包括鳍片F2和沿着鳍片F2的每一侧的磊晶层E2。在各个实施方式中，每个磊晶层E1和E2包括一或多种半导体材料，其相同于或不同于在相应的鳍片F1或F2中所包括的一或多种半导体材料。在各个实施方式中，每个磊晶层E1和E2包括与在相应的鳍片F1或F2中所包括的一或多种掺杂剂相同类型的一或多种掺杂剂。
在图1A至图1C中所描绘的实施方式中，鳍片结构FS1包括单一个鳍片F1，并且鳍片结构FS2包括单一个鳍片F2。在各个实施方式中，除了对应的鳍片F1或F2，鳍片结构FS1或FS2中的一者或两者包括一或多个鳍片(图未示)，此一或多个额外的鳍片包括与鳍片F1或F2中的相应的一者相同的半导体类型。
栅极结构G1至G4是集成电路结构，每个栅极结构包括一体积(图未示)，其包括被一或多个介电层(图未示)围绕的一或多个导电材料，此介电层包括一或多种介电材料，介电材料配置为将此一或多个导电材料与上覆的、在下方的、和相邻的结构(例如，鳍片结构FS1和FS2)电性隔离。因此，每个栅极结构G1至G4配置为控制施加到在下方的和相邻的结构的电场强度。
导电材料包括多晶硅、铜(Cu)、钨(W)、钴(Co)、钌(Ru)中的一或多种，或一或多种其他金属，和/或一或多种其他合适的材料。介电材料包括硅氮化物(Si3N4)、硅二氧化物(SiO2)、铝氧化物(Al2O3)、铪氧化物(HfO2)、五氧化二钽(Ta2O5)、钛氧化物(TiO2)、或其他合适的材料中的一或多种。
接触件C1至C5、导孔V1至V8、金属片段MS1至MS4、以及电源轨R1和R2是集成电路结构，这些集成电路结构包括一或多个导电材料，导电材料配置为将一或多个在下方的、上覆的、和/或相邻的集成电路结构电性连接到一或多个其他的在下方的、上覆的、和/或相邻的集成电路结构。接触件C1至C5配置为将在下方的鳍片结构FS1和FS2电性连接到上覆的导孔V1至V8，并且导孔V1至V8配置为将在下方的接触件C1至C5和栅极结构G1至G4电性连接到上覆的金属片段MS1至MS4和电源轨R1和R2。
如在图1B和图1C中所描绘，接触件C1至C5在Z方向上具有厚度ct。厚度ct对应于介在下方的鳍片结构的上表面(未标示)与上覆的导孔之间的一距离，使得每个接触件C1至C5能够在介于下方的鳍片结构和上覆的导孔之间形成电性连接。在一些实施方式中，厚度ct具有范围从10纳米(nm)至700纳米的数值。在一些实施方式中，厚度ct具有范围从20纳米至100纳米的数值。
金属片段MS1至MS4以及电源轨R1和R2是用于建构集成电路装置100的制造制程的一相同的金属层的部分，并且配置为将导孔V1至V8电性连接到一或多个上覆的和/或相邻的集成电路结构(图未示)。在各个实施方式中，金属片段MS1至MS4以及电源轨R1和R2是第一金属层的部分，例如，制造制程中的金属零(metal zero)层或金属一(metal one)层。
隔离层IL1是一或多个介电层，介电层包括一或多种介电材料，介电材料配置为将在下方的鳍片结构FS2与上覆的和相邻的接触件C2电性隔离。
层间介电结构ILD1是一或多个介电层，介电层包括一或多种介电材料，介电材料配置为对于鳍片结构FS1和FS2、栅极结构G1至G4、接触件C1至C5、导孔V1至V8、金属片段MS1至MS4、电源轨R1和R2、和如果存在的集成电路装置100的其他特征，提供电性隔离和机械支撑。层间介电结构ILD1包括至少一种介电材料，其不同于在隔离层IL1中所包括的至少一种介电材料。
在各个实施方式中，层间介电结构ILD1包括一或多种介电材料的一个连续的体积、或一或多种介电材料的多个分隔的体积。
电源轨R1配置为将集成电路装置100电性连接到第一电压源(图未示)，并且从而配置为承载第一电压。电源轨R2配置为将集成电路装置100电性连接到第二电压源(图未示)，并且从而配置为承载第二电压。在一些实施方式中，第一电压源是电源供应，因此电源轨R1配置为承载电源供应电压，第二电压源是参考电压节点(reference voltage node)，例如，接地，并且因此电源轨R2配置为承载参考电压，例如，接地电压。在一些实施方式中，第二电压源是电源供应，因此电源轨R2配置为承载电源供应电压，第一电压源是参考电压节点，并且因此电源轨R1配置为承载参考电压，例如，接地电压。
在图1A至图1C中所描绘的实施方式中，电源轨R1电性连接到导孔V1，并且从而电性连接到接触件C1、到鳍片结构FS1、和介在栅极结构G1和G2之间的导孔V2，到金属片段MS1、到导孔V3、到接触件C3、和到介在栅极结构G3和G4之间的鳍片结构FS1。电源轨R2电性连接到导孔V8、并且从而电性连接到接触件C5、和到介在栅极结构G3和G4之间的鳍片结构FS2。
金属片段MS2电性连接到导孔V4，并且从而电性连接到栅极结构G2。金属片段MS3电性连接到导孔V5，并且从而电性连接到栅极结构G3。金属片段MS4电性连接到导孔V6，并且从而电性连接到接触件C4和到介在栅极结构G1和G2之间的鳍片结构FS2。金属片段MS4也电性连接到导孔V7，并且从而电性连接到接触件C2和到介在栅极结构G2和G3之间的鳍片结构FS1。
隔离层IL1位在沿着Z方向介于接触件C2和鳍片结构FS2之间，并且从而配置为将接触件C2与鳍片结构FS2电性隔离，使得金属片段MS4、导孔V7、和接触件C2没有电性连接到介在栅极结构G2和G3之间的鳍片结构FS2。
如在图1B和图1C所描绘，隔离层IL1在Z方向上具有厚度t。厚度t对应于介在下方的鳍片结构FS2的上表面(未标示)与上覆的接触件C2之间的距离，并且从而减少介在隔离层IL1和导孔V7之间的接触件C2的一部分的厚度，从接触件C1至C5厚度ct至数值ct-t。因此，厚度t具有足够大的数值，使得隔离层IL1将鳍片结构FS2与接触件C2电性隔离，并且厚度t具有足够小的数值，使得接触件C2提供介在导孔V7和鳍片结构FS1之间的低电阻路径。
如在图1C所描绘，根据接触件C2的此部分的在厚度上的减小，隔离层IL1沿着Y方向与接触件C2的另一部分相邻。
隔离层IL1被视为经由具有对应于与集成电路装置100相关联的一或多个设计规范的最小电阻值，而将鳍片结构FS2与接触件C2电性隔离。隔离层IL1的电阻值是在隔离层IL1中所包括的一或多个介电材料的一或多个电阻率值、在X和Y方向上的隔离层IL1的尺寸、和在Z方向上的厚度t的函数。
接触件C2被视为经由具有对应于与集成电路装置100相关联的一或多个设计规范对应的最大路径电阻值，而形成介在导孔V7和鳍片结构FS1之间的低电阻路径。接触件C2的路径电阻值是在接触件C2中所包括的一或多个导电材料的一或多个电阻率值、在Z方向上的厚度t，接触件C2在X、Y、和Z上的整体尺寸，和介在隔离层IL1和导孔V7之间的接触件C2的此部分的ct-t减小的厚度的函数。
据此，对应于隔离层IL1将鳍片结构FS2与接触件C2电性隔离的足够大的厚度t的数值，和对应于接触件C2提供介在导孔V7和鳍片结构FS1之间的低电阻路径的足够小的厚度t的数值，都随着集成电路装置100的具体实施方式而变化。在一些实施方式中，厚度t具有范围从5纳米至50纳米的数值。在一些实施方式中，厚度t具有范围从10纳米至20纳米的数值。
在图1A至图1C中所描绘的实施方式中，隔离层IL1接触栅极结构G2和G3中的各者，并且因此从栅极结构G2延伸到栅极结构G3。在各个实施方式中，隔离层IL1不接触栅极结构G2或G3中的一者或两者，并且因此不从栅极结构G2延伸到栅极结构G3。
如在图1A至图1C中所描绘，层间介电结构ILD1的各个部分覆盖、在其下方、和/或相邻于接触件C2、隔离层IL1、和鳍片结构FS2中的各者的各个部分，因此接触件C2、隔离层IL1、和鳍片结构FS2中的各者接触层间介电结构ILD1。因此，层间介电结构ILD1配置为进一步将接触件C2与鳍片结构FS2隔离，使得金属片段MS4、导孔V7、和接触件C2没有电性连接到介在栅极结构G2和G3之间的鳍片结构FS2。
在图1A至图1C中所描绘的实施方式中，接触件结构100C包括接触件C2、隔离层IL1、在接触件C2下方的鳍片结构FS1的部分，和在接触件C2下方的鳍片结构FS2的部分。在一些实施方式中，接触件结构100C包括层间介电结构ILD1的一或多个部分，层间介电结构ILD1的一或多个部分配置为将接触件C2与鳍片结构FS2电性隔离。
如在图1A至图1C中所描绘，经由包括隔离层IL1其在正Y方向和负Y方向上延伸超出鳍片结构FS2，和将接触件C2的边缘在Z方向上对准隔离层IL1的部分(其在负Y方向上延伸超出鳍片结构FS2)，接触件结构100C配置为将接触件C2与鳍片结构FS2电性隔离。在各个实施方式中，接触件结构100C包括隔离层IL1和接触件C2，另外地被配置为将接触件C2与鳍片结构FS2电性隔离，例如，经由包括隔离层IL1其仅在正Y方向上延伸超出鳍片结构FS2并且据此修改接触件C2的边缘，或者经由包括接触件C2其在负Y方向上延伸超出隔离层IL1。
如在图1A和图1B中所描绘，接触件结构100C包括接触件C2，其在X方向上具有的宽度(未标示)小于隔离层IL1在X方向上的宽度(未标示)，使得接触件C2不从栅极结构G2延伸到栅极结构G3。在一些实施方式中，接触件C2和隔离层IL1在X方向上具有相同的宽度。在一些实施方式中，接触件C2从栅极结构G2延伸到栅极结构G3。
经由将接触件C2与鳍片结构FS2隔离，包括接触件C2的接触件结构100C可用于在介于覆盖鳍片结构FS2的导孔V7和鳍片结构FS1之间形成电性连接。与其中鳍片结构未与上覆的接触件隔离的方式相比，接触件结构100C使得第一鳍片位在能够通过在除了第一鳍片位置之外的位置处(例如，第二鳍片位置)的连接而电性地布线，从而提供增加的布线灵活性。
在一些实施方式中，接触件结构100C不包括在接触件C2下方的鳍片结构FS1的部分，并且接触件C2另外地配置为可用于在介于覆盖鳍片结构FS2的导孔V7和除了鳍片结构FS1之外的特征(图未示)之间形成电性连接。在各个实施方式中，接触件C2配置为电性连接到除了鳍片结构FS1之外的鳍片结构(图未示)、或是除了导孔V1至V8之外的一或多个导孔(图未示)。在各个实施方式中，一或多个额外的导孔配置为电性连接到除了金属片段MS1至MS4之外的一或多个金属片段(图未示)、和/或到电源轨R1或R2中的其中一者、或是除了电源轨R1或R2之外的电源轨(图未示)。
在各个实施方式中，经由在一或多个电源轨(例如，电源轨R1或R2中的一者或两者)的下方，接触件C2配置为电性连接到一或多个额外的鳍片结构和/或导孔。在各个实施方式中，经由延伸超出电源轨R1或R2中的一者或两者，接触件C2配置为电性连接到一或多个额外的鳍片结构和/或导孔。
在各个实施方式中，经由将接触件C2与鳍片结构FS2隔离，使得接触件C2可用于在介于覆盖鳍片结构FS2的导孔V7和一或多个以上讨论的其他特征之间形成电性连接，与其中没有将鳍片结构与上覆的接触件隔离的方式相比，接触件结构100C提供了增加的布线灵活性。
在图1A至图1C中所描绘的实施方式中，金属片段MS1至MS4位在介于电源轨R1和R2之间，并且金属片段MS1至MS4中的各者在Y方向上具有大约相同的宽度W。这些宽度W被视为大约等于一宽度数值，或者是大约相同的，经由宽度W在一范围之内，此范围对应于一标称的(nominal)宽度数值加上或减去制造公差(金属片段MS1至MS4所位在的金属层的制造工差)。在一些实施方式中，标称的宽度数值是金属片段MS1至MS4所位在的金属层的最小宽度数值。在一些实施方式中，宽度W具有范围从8纳米至800纳米的标称的宽度数值。
在Y方向上介在金属片段MS1和电源轨R1之间的间隔大约等于的距离d1，介在金属片段MS1和金属片段MS2和MS3中的各者之间的间隔大约等于距离d1，介在金属片段MS2和MS3中的各者和金属片段MS4之间的间隔大约等于距离d1，并且介在金属片段MS4和电源轨R2之间的间隔大约等于距离d1。因此，介在金属片段MS1和电源轨R1之间的间隔，和介在金属片段MS4和电源轨R2之间的间隔，具有大约相同的距离d1。
这些间隔被视为大约等于一距离数值，或是具有大约相同的距离数值，经由距离数值在对应于一标称的间隔(或间距)数值加上或减去制造工差(金属片段MS1至MS4和电源轨R1和R2所位在的金属层的制造工差)的范围之内。在一些实施方式中，标称的间隔数值是金属层(金属片段MS1至MS4和电源轨R1和R2所位在金属层)的最小的间距数值。在一些实施方式中，距离d1具有范围从8纳米至800纳米的标称的间隔数值。
在一些实施方式中，对应于宽度W的标称的宽度数值和对应于距离d1的标称的间隔数值是基于对应于在集成电路装置100的集成电路布局图中的多个轨道的节距(pitch)，例如，以下参照图5所讨论的集成电路布局图500的轨道T1至T5的节距P1。
基于金属片段MS2和MS3中的各者具有大约相同的宽度W，介在金属片段MS1以及金属片段MS2和MS3中的各者之间的分隔大约等于距离d1，并且介在金属片段MS2和MS3中的各者以及金属片段MS4之间的间隔大约等于距离d1，介在金属片段MS1和MS4之间的间隔大约等于距离d2＝W+2d1。因此，介在电源轨R1和R2之间的间隔大约等于d2+2W+2d1＝3W+4d1。
经由以上所讨论的配置，集成电路装置100包括电源轨R1和R2，电源轨R1和R2经由一距离而隔开，此距离相当于总共三个金属片段(在一些实施方式中，金属片段被称为信号迹线)宽度和四个金属间距。与其中鳍片结构没有与上覆的接触件隔离的方式相比，集成电路装置(例如集成电路装置100)其包括具有增加的布线灵活性的接触件结构100C，因此支持了其中介在相邻的电源轨之间的间隔相当于总于三个信号迹线和四个金属间距的集成电路布局。
除了在图1A至图1C中所描绘的接触件结构100C之外，集成电路装置100的特征和配置是非限制性的实施方式，呈现用于说明的目的。在各个实施方式中，包括接触件结构100C的集成电路装置另外地被配置为包括两个或更多个电源轨，两个或更多个电源轨经由相当于总共三个金属片段宽度加上四个金属间距的一距离而分隔。
在各个实施方式中，与其中鳍片结构没有与上覆的接触件隔离的方式相比，集成电路装置(例如，集成电路装置100)包括了具有增加布线灵活性的接触件结构100C，增加布线灵活性是基于其中电源轨由相当于总共多于三个金属片段宽度加上四个金属间距的距离而分隔的配置。
图2是根据一些实施方式的形成接触件结构(例如，参照以上图1A至图1C所讨论的接触件结构100C)的方法200的流程图。图3A至图3K是根据一些实施方式的包括接触件结构100C的集成电路装置100的一部分在对应于方法200的操作的各个制造阶段的图示。图3A至图3K中的每个图包括从左到右的第一、第二、和第三图，其对应于在图1A至图1C中所描绘的集成电路装置100的平面视图和截面视图。为了便于说明各个特征，在图3A至图3K中所描绘的平面视图不包括层间介电(ILD)层(例如，以上参照图1A至图1C所讨论的层间介电结构ILD1)，并且截面视图只包括层间介电结构ILD1的相关的部分。
描绘在图2中的方法200的操作其中的顺序只是用于说明；方法200的操作能够被同时地执行或以与不同于在图2中所描绘的顺序而执行。在一些实施方式中，除了在图2中所描绘的操作，在图2中所描绘的操作的之前、之间、期间、和/或之后，执行其他操作。
在操作210，在一些实施方式中，以第一介电材料填充介在第一和第二栅极结构之间的空间。在一些实施方式中，以第一介电材料填充此空间，对应于以上参照图1A至图1C所讨论的在介于栅极结构G2和G3之间形成层间介电结构ILD1的一部分，并且描绘在图3A中。在一些实施方式中，以第一介电材料填充此空间，包括以被包括在层间介电结构ILD1的一或多种介电材料填充此空间。
在一些实施方式中，填充此空间包括使用沉积制程。在各个实施方式中，沉积制程包括化学气相沉积(CVD)、电浆增强化学气相沉积(PECVD)、或适合于沉积一或多个材料层的其他制程。
在一些实施方式中，填空此空间包括执行平面化制程。在各个实施方式中，平面化制程包括化学机械研磨(CMP)或适合于在给定的制造阶段产生平面化的顶表面的其他制程。
在操作220，经由移除覆盖鳍片结构的第一介电材料的一部分，形成介在第一和第二栅极结构之间的第一开口。在一些实施方式中，形成第一开口，对应于移除以上参照图1A至图1C所讨论的介在栅极结构G2和G3之间且覆盖鳍片结构FS2的层间介电结构ILD1的一部分。在一些实施方式中，形成第一开口包括运用一遮罩，并且经由移除由此遮罩所暴露的第一介电材料的一部分，形成第一开口。在一些实施方式中，形成第一开口对应于运用在图3B和图3C中所描绘的遮罩M1，并且经由移除由遮罩M1所暴露的层间介电结构ILD1的此部分，形成在图3C中所描绘的开口O1。
在一些实施方式中，移除覆盖鳍片结构的第一介电材料的此部分包括使用蚀刻操作。在各个实施方式中，使用蚀刻操作包括使用一或多个蚀刻制程，诸如湿式蚀刻、干式蚀刻、溅射蚀刻、或其他合适的移除制程。在各个实施方式中，使用蚀刻操作包括使用一或多种蚀刻剂材料，例如，Cl2、SF6、HBr、HCl、CF4、CHF3、C2F6、C4F8、或其他合适的蚀刻剂材料中的一或多种。
在各个实施方式中，移除覆盖鳍片结构的第一介电材料的此部分包括，暴露栅极结构和/或鳍片结构中的一者或两者，例如，栅极结构G2和/或G3或鳍片结构FS2，如在图3C中所描绘。
在一些实施方式中，移除覆盖鳍片结构的第一介电材料的此部分包括，移除遮罩，例如，遮罩M1。
在操作230，以第二介电材料填充第一开口的至少一部分。以第二介电材料填充至少部分的第一开口包括，以不同于第一介电材料的第二介电材料填充至少部分的第一开口。在一些实施方式中，填充至少部分的第一开口对应于至少部分的形成以上参照图1A至图1C所讨论的隔离层IL1，经由以在图3D中所描绘的介电层DL1填充至少部分的开口O1。
在一些实施方式中，以第二介电材料填充至少部分的第一开口包括，以被包括在隔离层IL1中的一或多种介电材料来填充至少部分的第一开口。
在各个实施方式中，以第二介电材料填充至少部分的第一开口包括，填充第一开口的一部分、填充第一开口的全部直到围绕第一开口的顶表面(未标示)处、或填充第一开口的全部加上高于围绕第一开口的顶表面的体积(图未示)。在一些实施方式中，填充第一开口的此部分包括，填充此部分至一目标厚度，此目标厚度对应于以上参照图1A至图1C所讨论的隔离层IL1的厚度t。
在一些实施方式中，填充至少部分的第一开口包括，使用沉积制程。在一些实施方式中，填充至少部分的第一开口包括，使用平面化制程。
在一些实施方式中，填充至少部分的第一开口包括，形成第二介电材料其从第一栅极结构延伸至第二栅极结构，例如，在图3D中所描绘的栅极结构G2和G3。在一些实施方式中，填充至少部分的第一开口包括，在鳍片结构(例如，在图3D中所描绘的鳍片结构FS2)之上直接地形成第二介电材料。
在操作240，在一些实施方式中，根据目标厚度(例如，以上参照图1A至图1C所讨论的隔离层IL1的厚度t)，蚀刻第二介电材料。在一些实施方式中，蚀刻第二介电材料包括使用蚀刻制程，其中相较于第一介电材料，选择性地蚀刻第二介电材料。在一些实施方式中，蚀刻第二介电材料包括，移除介电层DL1的一部分，以形成具有厚度t的隔离层IL1，如在图3D和图3E中所描绘。
在操作250，在一些实施方式中，第二介电材料之上沉积第一介电材料。在一些实施方式中，在第二介电材料之上沉积第一介电材料包括形成以上参照图1A至图1C所讨论的覆盖隔离层IL1的层间介电结构ILD1的一部分，如在图3F中所描绘。
在一些实施方式中，在第二介电材料之上沉积第一介电材料包括，使用沉积制程。在一些实施方式中，在第二介电材料之上沉积第一介电材料包括，使用平面化制程。
在操作260，经由蚀刻第一介电材料，形成第二开口。在一些实施方式中，形成第二开口包括，运用一遮罩，并且经由移除由遮罩所暴露的第一介电材料的一部分，形成第二开口。在一些实施方式中，形成第二开口，对应于运用在图3G和图3H所描绘的遮罩M2，并且经由移除由遮罩M2所暴露的层间介电结构ILD1的此部分，形成在图3H中所描绘的开口O2。
在图3G和图3H中所描绘的实施方式中，遮罩M2围绕对应于开口O2的单个区域连续地延伸，使得开口O2的每个尺寸由遮罩M2定义。在各个实施方式中，遮罩M2包括一或多个分立的组件，并且不围绕单个区域连续地延伸，使得开口O2的一或多个尺寸由除了遮罩M2之外的特征定义，例如，经由与栅极结构G2或G3中的一者或两者对准。在一些实施方式中，遮罩(例如，遮罩M2)称为非接触式遮罩。
在一些实施方式中，蚀刻第一介电材料包括，使用蚀刻制程，其中相较于第二介电材料，选择性地蚀刻第一介电材料。在各个实施方式中，蚀刻第一介电材料包括，暴露第二介电材料或第二鳍片结构中的一者或两者。在一些实施方式中，蚀刻第一介电材料包括，暴露以上参照图1A至图1C所讨论的隔离层IL1或鳍片结构FS1中的一者或两者，如图3H所描绘。
在操作270，经由以接触件材料填充第二开口，形成接触件其覆盖鳍片结构和第二介电材料。形成接触件包括，形成接触件其至少部分地经由第二介电材料而与鳍片结构电性隔离。在一些实施方式中，形成接触件包括，形成覆盖鳍片结构FS2和隔离层IL1的接触件C2，并且经由以上参照图1A至图1C所讨论的隔离层IL1，接触件C2与鳍片结构FS2电性隔离，如在图3I中所描绘。
在一些实施方式中，形成接触件包括，形成接触件其部分地经由第一介电材料而与鳍片结构电性隔离。在一些实施方式中，形成接触件包括，形成接触件C2其部分地经由以上参照图1A至图1C所讨论的层间介电结构ILD1，而与鳍片结构FS2电性隔离，如在图3I中所描绘。
在一些实施方式中，形成接触件包括，形成覆盖第二鳍片结构的接触件，从而在介于第二鳍片结构和接触件之间形成电性连接。在一些实施方式中，形成接触件包括，形成以上参照图1A至图1C所讨论的覆盖鳍片结构FS1的接触件C2，从而在介于鳍片结构FS1和接触件C2之间形成电性连接，如在图3I中所描绘。
在一些实施方式中，形成此接触件是形成多个接触件中的部分。在一些实施方式中，形成多个接触件包括，形成电性连接到鳍片结构的至少一个接触件。在一些实施方式中，形成多个接触件包括，形成以上参照图1A至图1C所讨论的接触件C4或C5中的至少一者，其电性连接到鳍片结构FS2。
在一些实施方式中，形成接触件被视为包括操作260和270两者。
在操作280，在一些实施方式中，在接触件、第二介电材料、和鳍片结构上方形成导电路径。形成导电路径包括，形成覆盖接触件、第二介电材料、和鳍片结构的导孔，从而在介于接触件和导孔之间形成电性连接。在一些实施方式中，形成导孔包括，形成以上参照图1A至图1C所讨论的导孔V7，如在图3J中所描绘。
在一些实施方式中，形成导电路径包括，形成层间介电结构的一或多个部分，其包括第一介电材料，例如，以上参照图1A至图1C所讨论的层间介电结构ILD1。
在一些实施方式中，形成导电路径包括，形成覆盖导孔的第一金属片段，从而在介于导孔和金属片段之间形成电性连接。在一些实施方式中，形成第一金属片段包括，形成以上参照图1A至图1C所讨论的金属片段MS4，如在图3K中所描绘。
在一些实施方式中，形成导电路径包括，形成第二金属片段其在第一介电材料之上且在接触件和第二鳍片结构上方，从而将接触件与第二金属片段电性隔离。形成第一和第二金属片段是形成一相同的金属层的部分。在一些实施方式中，形成第二金属片段包括形成以上参照图1A至图1C所讨论的金属片段MS1，如在图3K所描绘。
在一些实施方式中，形成第一和第二金属片段包括形成第一和第二电源轨(例如，以上参照图1A至图1C所讨论的电源轨R1和R2)，作为形成此相同的金属层的部分。在一些实施方式中，形成第一和第二金属片段以及第一和第二电源轨包括形成具有相同宽度的第一和第二金属片段中的各者，以一相同的间距，将第一和第二金属片段与相应的第一和第二电源轨分隔，并且以对应于总共三倍的此宽度加上四倍的此间距的一距离，将第一和第二电源轨分隔。
方法200的操作可用于形成包括接触件结构的集成电路装置(例如，以上参照图1A至图1C所讨论的包括接触件结构100C的集成电路装置100)，经由在介于鳍片结构和上覆的接触件之间形成隔离层。与不包括形成隔离层的方法相比，方法200可用于形成具有改进的布线灵活性的接触件结构，如以上参照集成电路装置100和接触件结构100C所讨论的。
图4是根据一些实施方式的操作集成电路制造系统的方法400的流程图。在一些实施方式中，操作集成电路制造系统包括，产生包括隔离接触件结构的集成电路装置(例如，包括以上参照图1A至图1C所讨论的接触件结构100C的集成电路装置100，集成电路装置100根据所产生的集成电路布局图而制造)的集成电路布局图，例如，以下所讨论的集成电路布局图500、600A、或600B。集成电路装置的非限制性实施例包括记忆体电路、逻辑装置、处理装置、信号处理电路、和类似者。
在一些实施方式中，方法400的一些或全部以计算机的处理器执行。在一些实施方式中，方法400中的一些或全部由以下参照图7所讨论的电子设计自动化(EDA)系统700的处理器702执行。
在一些实施方式中，方法400的一或多个操作是形成集成电路装置的方法的操作的子集。在一些实施方式中，方法400的一或多个操作是集成电路制造流程的操作的子集，例如，以下参照制造系统800和图8所讨论的集成电路制造流程。
在一些实施方式中，方法400中的操作以在图4中所描绘的顺序执行。在一些实施方式中，方法400中的操作同时地执行和/或以不同于在图4中所描绘的顺序而执行。在一些实施方式中，在执行方法400的一或多个操作之前、之间、期间、和/或之后，执行一或多个操作。
图5至图6B是在一些实施方式中，经由执行方法400的一或多个操作，而产生的对应的集成电路布局图500、600A、或600B的非限制性实施例的描绘。除了集成电路布局图500、600A、或600B，图5至图6B中的每个图包括以上参照图1A至3K图所讨论的X和Y方向。
集成电路布局图500、600A、或600B中的各者是布局单元的非限制性实施例，其对应于包括隔离接触件结构(例如，以上参照图1A至图3K所讨论的接触件结构100C)的逻辑装置。集成电路布局图500对应于包括单个隔离接触件结构的逻辑装置，集成电路布局图600A对应于包括第一和第二隔离接触件结构的逻辑装置，并且集成电路布局图600B对应于包括一隔离接触件结构和一桥接接触件结构(bridge contact structure)的逻辑装置。
为了清楚的目的起见，简化了集成电路布局图500、600A、和600B。在各个实施方式中，集成电路布局图500、600A、或600B中的一或多者包括除了在图5至图6B所描绘的特征之外的特征，例如，一或多个晶体管元件、电源轨、隔离结构、阱、导电元件、或类似者。
如在图5中所描绘，集成电路布局图500包括主动区域AR1其包括鳍片特征FF1、主动区域AR2其包括鳍片特征FF2、栅极区域GR1至GR6、隔离区域IR1其在X方向上在介于相邻的栅极区域GR4和GR5之间延伸、接触件区域CR1至CR9、导孔区域VR1至VR12、以及金属区域MR1至MR8。金属区域MR1至MR8在X方向上与具有在Y方向上的节距P1的轨道T1至T5对准。
如在图6A中所绘示，集成电路布局图600A包括主动区域AR3至AR6其包括相应的鳍片特征FF3至FF6、栅极区域GR7至GR10、隔离区域IR2和IR3、接触件区域CR10至CR19、导孔区域VR13和VR14、和金属区域MR9至MR17。隔离区域IR2和IR3中的各者在X方向上在介于相邻的栅极区域GR8和GR9之间延伸。
如在图6B中所描绘，集成电路布局图600B包括主动区域AR7和AR8其包括相应的鳍片特征FF7和FF8、栅极区域GR11至GR14、和隔离区域IR4其在X方向上在介于相邻的栅极区域GR12和GR13之间延伸、接触件区域CR20至CR23，导孔区域VR15和VR16、以及金属区域MR18至MR22。
主动区域(例如，主动区域AR1至AR8中的其中一个)是在制造制程中所包括的集成电路布局图中的一个区域，作为定义在半导体基板中的一主动区域(也称为氧化物扩义或定义(OD))的部分，在主动区域中形成了一或多个集成电路装置特征，例如，源极/漏极区域。在各个实施方式中，主动区域是鳍式场效晶体管(FinFET)的n型或p型主动区域，其包括至少一个鳍片特征，例如，鳍片特征FF1至FF8，其对应于部分地经由主动区域而定义的在主动区域中的鳍片结构。鳍片结构包括一或多个鳍片，如以上参照鳍片结构FS1和FS2和图1A至图3K所讨论的内容。
栅极区域(例如，栅极区域GR1至GR14中的其中一者)，是在制造制程中所包括的集成电路布局图中的一个区域，作为定义在集成电路装置中的栅极结构的部分，包括至少一种导电材料或介电材料。在各个实施方式中，对应于栅极区域的一或多个栅极结构包括，覆盖至少一个介电材料的至少一个导电材料。在各个实施方式中，栅极区域GR4和GR5、GR8和GR9、或GR12和GR13，被包括在制造制程中，作为定义对应于以上参照图1A至图3K所讨论的栅极结构G2和G3的部分。
隔离区域(例如，隔离区域IR1至IR4中的其中一者)，是在制造制程中所包括的集成电路布局图中的一个区域，作为定义在集成电路装置中的一或多个介电材料层的部分。在各个实施方式中，隔离区域IR1至IR4的其中一者被包括在制造制程中，作为定义以上参照图1A至图3K所讨论的隔离层IL1的部分。
接触件区域(例如，接触件区域CR1至CR23)，是在制造制程中所包括的集成电路布局图中的一个区域，作为定义在集成电路装置中的一或多个导电层的一或多个片段的部分，配置为在介于一或多个下方的鳍片结构和一或多个上覆的导孔之间的形成电性连接。在各个实施方式中，接触件区域CR4、CR11、CR16、或CR21的其中一者被包括制造制程中，作为定义以上参照图1A至图3K所讨论的相应的接触件C2的部分。
导孔区域(例如，导孔区域VR1至VR16中的其中一者)，是在制造制程中所包括的集成电路布局图中的一个区域，作为定义在集成电路装置中的包括一或多个导电层的一或多个片段的导孔的部分，配置为在介于一或多个下方的接触件或栅极结构和一或多个上覆的金属区域之间形成电性连接。在各个实施方式中，导孔区域VR1至VR16中的一或多者被包括在制造制程中，作为定义以上参照图1A至图3K所讨论的导孔V1至V8中的一或多者的部分。
金属区域(例如，金属区域MR1至MR22中的其中一者)，是在制造制程中所包括的集成电路布局图中的一个区域，作为定义在集成电路装置中一金属层的一或多个金属片段的部分。在各个实施方式中，金属区域对应于在集成电路装置中的金属零层、金属一层、或更高的金属层中的一或多者。在各个实施方式中，金属区域MR2至MR7、MR10至MR12、MR14至MR16、或MR19至MR21中的一或多者，被包括在制造制程中，作为定义金属片段MS1至MS4中的一或多者的部分；并且/或者金属区域MR1、MR8、MR9、MR13、MR17、MR18、或MR22中的一或多者，被包括在制造制程中，作为定义以上参照图1A至第3K所各自讨论的电源轨R1或R2中的一者或两者的部分。
在图5中所描绘的实施方式中，集成电路布局图500包括隔离区域IR1，隔离区域IR1交叠于主动区域AR2的鳍片特征FF2和接触件区域CR4中的各者，并且从而配置为定义一隔离结构，其位于介在由鳍片特征FF2定义的鳍片结构和由接触件区域CR4定义的接触件之间。隔离区域IR1、鳍片特征FF2、和接触件区域CR4，从而对应于一隔离接触件结构(例如，以上参照图1A至图3K所讨论的接触件结构100C)，其中经由隔离层，接触件与下方的第一鳍片结构电性隔离。
集成电路布局图500也包括接触件区域CR4，其交叠于主动区域AR1的鳍片特征FF1和导孔区域VR10中的各者，并且从而配置为定义接触件，此接触件覆盖由鳍片特征FF1定义的鳍片结构，和位在由导孔区域VR10所定义的导孔的下方。鳍片特征FF1、接触件区域CR4、和导孔区域VR10，从而对应于隔离接触件结构，其中接触件将覆盖第一鳍片结构的导孔电性连接到在下方的第二鳍片结构。
集成电路布局图500也包括交叠于鳍片特征的接触件区域CR1至CR3和CR5其覆盖鳍片特征FF1、交叠于鳍片特征FF2的接触件区域CR6至CR8和CR9、交叠于相应的接触件区域CR2、CR1、CR3、CR5、CR8、CR6、和CR9的导孔区域VR1至VR4、VR9、VR11、和VR12、交叠于相应的栅极区域GR3至GR5和GR2的导孔区域VR5至VR8、以及交叠于相应的导孔区域VR1至VR12的金属区域MR1至MR8，并且金属区域MR1至MR8沿着具有节距P1的相应的轨道T1至T5而对准。参照的鳍片特征、栅极区域、接触件区域、导孔区域、和金属区域，从而配置为定义结构，这些结构包括对应于金属区域MR1和MR8的电源轨，其与隔离接触件结构组合，形成对应于集成电路布局图500的非限制性实施例的逻辑装置。
如在图5中所描绘，金属区域MR1至MR8在X方向上沿着具有节距P1的轨道T1至T5对准，这相当于，在对应于电源轨的金属区域MR1和MR8之间，排列在Y方向上总共至多金属区域MR2至MR7中的三个金属区域。金属区域MR2交叠于鳍片特征FF1，并且与轨道T2对准，并且金属区域MR7交叠于鳍片特征FF2，并且与轨道T4对准，与轨道T2分隔两个节距P1。在图5中所描绘的实施方式中，鳍片特征FF1与轨道T2对准，并且鳍片特征FF2与轨道T4对准。在各个实施方式中，鳍片特征FF1或FF2中的至少一者不与对应的轨道T2或T4对准。
虽然图6A和图6B没有绘示轨道(例如，在图5中所描绘的轨道T1至T5)，集成电路布局图600A的金属区域MR9至MR17和集成电路布局图600B的金属区域MR18至MR22具有类似于集成电路布局图500的配置，使得总共至多三个金属区域在介于对应于电源轨的金属区域之间沿Y方向排列，如以下所讨论的内容。
在图6A中所描绘的实施方式中，集成电路布局图600A包括隔离区域IR2，隔离区域IR2交叠于主动区域AR3的鳍片特征FF3和接触件区域CR11中的各者，并且从而配置为定义一隔离层，其位在介于由鳍片特征FF3所定义的鳍片结构和由接触件区域CR11所定义的接触件之间。因此隔离区域IR2、鳍片特征FF3、和接触件区域CR11对应于第一隔离接触件结构(例如，以上参照图1A至图3K所讨论的接触件结构100C)，其中经由隔离层，接触件与下方的第一鳍片结构电性隔离。
集成电路布局图600A也包括接触件区域CR11，接触件区域CR11交叠于主动区域AR4的鳍片特征FF4和导孔区域VR13中的各者，并且从定配置为定义接触件，接触件覆盖由鳍片特征FF4所定义的鳍片结构和在由导孔区域VR13所定义的导孔的下方。因此鳍片特征FF4、接触件区域CR11、和导孔区域VR13对应于第一隔离接触件结构，其中接触件将覆盖第一鳍片结构的导孔电性连接到在下方的第二鳍片结构。
集成电路布局图600A也包括隔离区域IR3，隔离区域IR3交叠于主动区域AR6的鳍片特征FF6和接触件区域CR16中的各者，并且从而配置为定义一隔离层，此隔离层位在由鳍片特征FF6所定义的鳍片结构和由接触件区域CR16所定义的接触件之间。因此隔离区域IR3、鳍片特征FF6、和接触件区域CR16对应于第二隔离接触件结构(例如，以上参照图1A至图3K所讨论的接触件结构100C)，其中经由隔离层，接触件与在下方的第一鳍片结构电性隔离。
集成电路布局图600A也包括接触件区域CR16，接触件区域CR16交叠于主动区域AR5的鳍片特征FF5和导孔区域VR14中的各者，并且从而配置为定义一接触件，此接触件覆盖由鳍片特征FF5所定义的鳍片结构和在由导孔区域VR14所定义的导孔的下方。因此鳍片特征FF5、接触件区域CR16、和导孔区域VR14对应于第二隔离接触件结构，其中接触件将覆盖第一鳍片结构的导孔电性连接到在下方的第二鳍片结构。
集成电路布局图600A也包括，交叠于鳍片特征FF3的接触件区域CR10和CR12、交叠于鳍片特征FF4的接触件区域CR13和CR14、交叠于鳍片特征FF5的接触件区域CR15和CR17、交叠于鳍片特征FF6的接触件区域CR18和CR19、交叠于接触件区域CR10、CR12至CR15、或CR17至CR19、或栅极区域GR8或GR9中的一或多者的额外的导孔区域(图未示)、以及交叠于导孔区域VR13和VR14和额外的导孔区域的金属区域MR9至MR17。参照的鳍片特征、栅极区域、接触件区域、导孔区域、和金属区域，从而配置为定义结构，这些结构包括对应于金属区域MR9、MR13、和MR17的电源轨，其与第一和第二隔离接触件结构组合，形成对应于集成电路布局图600A的非限制性实施例的逻辑装置。
在图6B中所描绘的实施方式中，集成电路布局图600B包括隔离区域IR4，隔离区域IR4交叠于主动区域AR8的鳍片特征FF8和接触件区域CR21中的各者，并且从而配置为定义一隔离层，此隔离层位在介于由鳍片特征FF8所定义的鳍片结构和由接触件区域CR21所定义的接触件之间。因此隔离区域IR4、鳍片特征FF8、和接触件区域CR21对应于一隔离接触件结构(例如，以上参照图1A至图3K所讨论的接触件结构100C)，其中经由隔离层，接触件与在下方的第一鳍片结构电性隔离。
集成电路布局图600B也包括接触件区域CR21，接触件区域CR21交叠于主动区域AR7的鳍片特征FF7和导孔区域VR16中的各者，并且从而配置为定义接触件，此接触件覆盖由鳍片特征FF7所定义的鳍片结构和在由导孔区域VR16所定义的导孔的下方。因此鳍片特征FF7、接触件区域CR21、和导孔区域VR16对应于隔离接触件结构，其中接触件将覆盖第一鳍片结构的导孔电性连接到在下方的第二鳍片结构。
集成电路布局图600B也包括接触件区域CR20，接触件区域CR20交叠于鳍片特征FF7和FF8中的各者以及导孔区域VR15，并且从而配置为定义接触件，此接触件覆盖由鳍片特征FF7和FF8所定义的鳍片结构中的各者，以及在由导孔区域VR15所定义的导孔的下方。因此鳍片特征FF7和FF8、接触件区域CR20、和导孔区域VR15对应于一桥接结构，其中接触件将上覆的导孔电性连接到在导孔下方的第一鳍片结构和第二鳍片结构中的各者。
集成电路布局图600B也包括交叠于鳍片特征FF7的接触件区域CR22，和交叠于鳍片特征FF8的接触件区域CR23，交叠于接触件区域CR20至CR23或栅极区域GR12或GR13中的一或多者的额外的导孔区域(图未示)、以及交叠于导孔区域VR15和VR16与额外的导孔区域的金属区域MR18至MR22。参照的鳍片特征、栅极区域、接触件区域、导孔区域、和金属区域，从而配置为定义结构，这些结构包括对应于金属区域MR18和MR20的电源轨，其与隔离接触件结构和桥接结构组合，形成对应于集成电路布局图600B的非限制性实施例的逻辑装置。
在操作410，在一些实施方式中，隔离区域与在一集成电路布局图的一个单元中的一第一主动区域的一第一鳍片特征交叠。将隔离区域与第一主动区域的第一鳍片特征交叠包括，隔离区域其可用于在制造制程中，作为定义在根据集成电路布局图所制造的集成电路装置中的一或多个介电材料层的部分，并且第一鳍片特征和主动区域可用于在制造制程中，作为定义在集成电路装置中的鳍式场效晶体管的第一鳍片结构的部分，使得一或多个介电材料层覆盖在鳍片结构上方。
在各个实施方式中，将一第一区域与在集成电路布局图中的一第二区域交叠包括，修改集成电路布局图，以包括由第一和第二区域的各者的非整个部分所共用的区域、第一区域的整体和第二区域的非整个部分、第一区域的非整个部分和第二区域的整体、或第一和第二区域各者的整体。在各个实施方式中，修改集成电路布局图包括，将第一或第二区域中的一者或两者置放在集成电路布局图中，和/或在集成电路布局图之内重新配置第一或第二区域中的一两或两者。
在一些实施方式中，将隔离区域与第一主动区域的第一鳍片结构交叠包括，隔离区域可用于定义隔离层IL1的部分，和第一主动区域的鳍片特征其可用于定义鳍片结构FS2的部分，各者参照以上图1A至图3K所讨论的内容。
在各个实施方式中，将隔离区域与第一主动区域的第一鳍片特征交叠包括，将隔离区域IR1与以上参照图5所讨论的鳍片特征FF2交叠，将隔离区域IR2或IR3中的一者或两者与对应于以上参照图6A所讨论的鳍片特征FF3或FF6交叠，或将隔离区域IR4与以上参照图6B所讨论的鳍片特征FF8交叠。
在操作420，接触件区域与隔离区域和第一鳍片特征交叠，并且与在此单元中的一第二主动区域的一第二鳍片特征交叠。将接触件区域与隔离区域、第一鳍片特征、和第二主动区域的第二鳍片特征交叠包括，接触件区域可用于在制造制程中作为定义在根据集成电路布局图所制造的集成电路装置中的接触件和第二鳍片结构的部分，使得接触件覆盖由隔离区域所定义的一或多个介电材料、由第一鳍片特征所定义的第一鳍片结构、和由第二鳍片特征所定义的第二鳍片结构。将接触件区域与隔离区域、第一鳍片结构、和第二鳍片结构交叠是定义接触件的部分，此接触件与第一鳍片结构电性隔离并且电性连接第二鳍片结构。
在一些实施方式中，将接触件区域与隔离区域、第一鳍片特征、和第二鳍片特征交叠包括，接触件区域可用于作为定义接触件C2的部分，隔离区域可用于作为定义隔离层IL1的部分，第一鳍片特征可用于作为定义鳍片结构FS2的部分，并且第二鳍片特征可用于作为定义鳍片结构FS1的部分，各者参照以上图1A至图3K所讨论的内容。
在各个实施方式中，将接触件区域与隔离区域、第一鳍片特征、和第二鳍片特征交叠包括，将接触件区域CR4与隔离区域IR1和对应的鳍片特征FF2和FF1交叠(参照以上图5所讨论的内容)，将接触件区域CR11与隔离区域IR2和对应的鳍片特征FF3和FF4交叠，并且将接触件区域CR16与隔离区域IR3和对应的鳍片特征FF6和FF5交叠(参照以上图6A所讨论的内容)，或将接触件区域CR21与隔离区域IR4和对应的鳍片特征FF8和FF7交叠(参照以上图6B所讨论的内容)。
在操作430，在一些实施方式中，一导孔区域与接触件区域、隔离区域、和第一鳍片特征交叠，和/或一第一金属层的一第一金属区域与导孔区域交叠，和/或此第一金属层的一第二金属区域与接触件区域和第二鳍片特征交叠。
将导孔区域与接触件区域、隔离区域、和第一鳍片特征交叠包括，导孔区域可用于在制造制程中，作为定义在根据集成电路布局图所制造的集成电路装置中的导孔的部分，使得导孔覆盖由接触件区域所定义的接触件、由隔离区域所定义的一或多个介电材料层、和由第一鳍片特征所定义的第一鳍片结构。将导孔区域与接触件区域交叠是定义导孔的部分，此导孔电性连接到接触件。
在一些实施方式中，将导孔区域与接触件区域、隔离区域、和第一鳍片特征交叠包括，导孔区域可用于作为定义导孔V7的部分、接触件区域可用于作为定义接触件C2的部分、隔离区域可用于作为定义隔离层IL1的部分、和第一鳍片特征可用于作为定义鳍片结构FS2的部分，各者参照以上图1A至图3K所讨论的内容。
在各个实施方式中，将导孔区域与接触件区域、隔离区域、和第一鳍片特征交叠包括，将导孔区域VR10与接触件区域CR4、隔离区域IR1、和鳍片特征FF2交叠，以上参照图5所讨论的内容；将导孔区域VR13与接触件区域CR11、隔离区域IR2和鳍片特征FF3交叠，和将导孔区域VR14与接触件区域CR16、隔离区域IR3、和鳍片特征FF6交叠，以上参照图6A所讨论的内容；或将导孔区域VR16与接触件区域CR21、隔离区域IR4、和鳍片特征FF8交叠，以上参照图6B所讨论的内容。
将第一金属层的第一金属区域与导孔区域交叠包括，第一金属区域可用于在制造制程中作为定义在根据集成电路布局图所制造的集成电路装置中的第一金属片段的部分，使得第一金属片段覆盖由导孔区域所定义的导孔。将第一金属区域与导孔区域交叠是定义第一金属片段的部分，此第一金属片段电性连接到导孔。
在一些实施方式中，将第一金属区域与导孔区域交叠包括，第一金属区域可用于作为定义金属片段MS4的部分，和导孔区域可用于作为定义导孔V7的部分，各者参照以上图1A至图3K所讨论的内容。
在各个实施方式中，将第一金属区域与导孔区域交叠包括，将金属区域MR7与导孔区域VR10交叠，以上参照图5所讨论的内容；将金属区域MR10与导孔区域VR13交叠，和/或将金属区域MR16与导孔区域VR14交叠，参照以上图6A所讨论的内容；或将金属区域MR21与导孔区域VR16交叠，以上参照图6B所讨论的内容。
将第一金属层的第二金属区域与接触件区域和第二鳍片特征交叠包括，第二金属区域可用于作为在制造制程中作为定义在根据集成电路布局图所制造的集成电路装置中的第二金属片段的部分，使得第二金属片段覆盖由接触件区域所定义的接触件和由第二鳍片结构所定义的鳍片结构。将第二金属区域与接触件区域和第二鳍片特征交叠是定义第二金属片段的部分，此第二金属片段与接触件电性隔离。
在一些实施方式中，将第二金属区域与接触件区域和第二鳍片特征交叠包括，第二金属区域可用于作为定义金属片段MS4的部分，接触件区域可用于作为定义接触件C2，并且第二鳍片特征可用于作为定义鳍片结构FS1的部分，各者参照以上图1A至图3K所讨论的内容。
在各个实施方式中，将第二金属区域与接触件区域和第二鳍片特征交叠包括，将金属区域MR2与接触件区域CR4和鳍片特征FF1交叠，以上参照图5所讨论的内容；将金属区域MR12与接触件区域CR11和鳍片特征FF4交叠，和/或将金属区域MR14与接触件区域CR16和鳍片特征FF5交叠，以上参照图6A所讨论的内容；或将金属区域MR19与接触件区域CR21和鳍片特征FF7交叠，以上参照图6B所讨论的内容。
在一些实施方式中，将第一金属区域交叠包括，沿着多个轨道中的一第一轨道对准第一金属区域；将第二金属区域交叠包括，沿着多个轨道中的第二轨道对准第二金属区域，第一和第二轨道的间距等于此多个轨道的一节距的两倍。沿着第一和第二轨道对准第一和第二金属区域，对应于总共至多三个金属区域，沿者节距的方向排列，并且介在对应于在根据集成电路布局图所制造的集成电路装置中的电源轨的金属片段之间。
在一些实施方式中，沿着第一和第二轨道对准第一和第二金属区域包括，沿着轨道T4对准金属区域MR7，和沿着轨道T2对准金属区域MR2，以上参照图5所讨论的内容。
在操作440，在一些实施方式中，集成电路布局图储存在储存装置中。在各个实施方式中，将集成电路布局图储存在储存装置中包括，将集成电路布局图储存在非挥发、计算机可读取记忆体或单元库中，例如，数据库，和/或包括通过网络储存集成电路布局图。在一些实施方式中，将集成电路布局图储存在储存装置中包括将集成电路布局通过电子设计自动化(EDA)系统700的网络714储存，以下参照图7讨论。
在操作450，在一些实施方式中，基于集成电路布局图，制造一或多个半导体光罩中的至少一个，或是制造在半导体集成电路的一层中的至少一个组件。以下参照图8讨论制造一或多个光罩或在半导体集成电路的一层中的至少一个组件。
在操作460，在一些实施方式中，基于集成电路布局图执行一或多个制造操作。在一些实施方式中，执行一或多个制造操作包括，基于集成电路布局图执行一或多次微影曝光。基于集成电路布局图，执行一或多个制造操作，例如，一或多次微影曝光，以下参照图8讨论。
经由执行方法400的一些或全部的操作，产生集成电路布局图，例如集成电路布局图500、600A、或600B，集成电路布局图包括至少一个隔离区域，隔离区域配置为形成根据集成电路布局图所制造的集成电路装置的介在鳍片结构和接触件之间的隔离层。与不包括配置隔离区域以形成隔离层的方法相比，方法400可用于产生具有改进的布线灵活性的集成电路布局图和装置，如以上参照集成电路装置100和接触件结构100C所讨论的内容，从而支持集成电路布局和装置，其中介在相邻的电源轨之间的一间隔，对应于总共三个对应于信号迹线的金属区域。
图7是根据一些实施方式的电子设计自动化(EDA)系统700的方块图。
在一些实施方式中，电子设计自动化系统700包括自动布局布线(APR)系统。根据一或多个实施方式，代表布线排列的设计布局图的本文所描述的方法是可实现的，例如根据一些实施方式，使用电子设计自动化系统700。
在一些实施方式中，电子设计自动化系统700是通用的计算装置，其包括处理器702和非暂态计算机可读取记录媒体704，在一些实施方式中，也称为记忆体704。其中，计算机可读取记录媒体704被编码为具有(亦即储存)计算机程序码706，亦即，一组可执行的指令，在一些实施方式中也被称为指令706。计算机程序码706经由处理器702的执行代表(至少部分地)电子设计自动化工具其实现根据一实施方式的方法的一部分或全部，例如，以上参照图4所讨论的方法400(下文中，所提到的制程和/或方法)。
处理器702经由总线708而电性耦合到计算机可读取记录媒体704。处理器702也经由总线708而电性耦合到输入/输出接口(I/O interface)710。网络接口712也经由总线708而电性连接到处理器702。网络接口712连接到网络714，使得处理器702和计算机可读取记录媒体704能够经由网络714连接到外部元件。处理器702配置为执行计算机程序码706(编码在计算机可读取记录媒体704中)，以使系统700可用于执行部分或全部的所提到的制程和/方法。在一或多个实施方式中，处理器702是中央处理单元(CPU)、多处理器、分散式处理系统、特定应用集成电路(application specific integrated circuit，ASIC)、和/或合适的处理单元。
在一或多个实施方式中，计算机可读取记录媒体704是电子的、磁性的、光的、电磁的、红外线的、和/或半导体系统(或设备或装置)。例如，计算机可读取记录媒体704包括半导体或固态记忆体、磁带、可移动的计算机磁片、随机存取记忆体(RAM)、只读记忆体(ROM)、盘式磁盘、和/或光盘。在一或多个实施方式中，使用光盘，计算机可读取记录媒体704包括光盘只读记忆体(CD-ROM)、可读写光盘(CD-R/W)、和/或数字影音光盘(DVD)。
在一或多个实施方式中，计算机可读取记录媒体704储存计算机程序码706，其配置为使系统700(其中这样的执行代表(至少部分地)电子设计自动化工具)可用于执行部分或全部的所提到的制程和/或方法。在一或多个实施方式中，计算机可读取记录媒体704也储存有助于执行一部分或全部的所提到的制程和/或方法的信息。在一或多个实施方式中，计算机可读取记录媒体704储存标准单元的库707，其包括如本文所揭示的集成电路布局图，例如，以上参照图5至图6B所讨论的集成电路布局图500、600A、和/或600B。
电子设计自动化系统700包括输入/输出接口710。输入/输出接口710耦合到外部电路。在一或多个实施方式中，输入/输出接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板、触控屏幕、和/或游标方向键，用于将信息和命令传送至处理器702。
电子设计自动化系统700也包括耦合到处理器702的网络接口712。网络接口712允许系统700以网络714通信到一或多个被连接的其他计算机系统。网络接口712包括无线网络接口，诸如蓝芽(BLUETOOTH)、无线保真(WIFI)、全球互通微波存取(WIMAX)、无线射频(GPRS)、或宽频分码多工接取(WCDMA)；或有线网络接口，诸如乙太网络(ETHERNET)、通用串行总线(USB)、或高效能串联总线1364(IEEE-1364)。在一或多个实施方式中，一部分或全部的所提到的制程和/或方法在两个或更多个系统700中实现。
系统700配置为通过输入/输出接口710接收信息。通过输入/输出接口710接收的信息包括指令、数据、设计规则、标准单元的库、和/或其他参数中的一或多个，以供处理器702处理。信息经由总线708传送到处理器702。电子设计自动化系统700配置为通过输入/输出接口710接收与使用者界面(UI)相关的信息。信息储存在计算机可读取记录媒体704中，作为使用者界面(user interface，UI)742。
在一些实施方式中，一部分或全部的所提到的制程和/或方法实施为由处理器执行的独立软件应用程序。在一些实施方式中，一部分或全部的所提到的制程和/或方法实施为一软件应用程序，其是额外的软件应用程序中的一部分。在一些实施方式中，一部分或全部的所提到的制程和/或方法实施为软件应用程序的插件。在一些实施方式中，所提到的制程和/或方法中的至少一个被实施作为电子设计自动化(EDA)工具的一部分的软件应用程序。在一些实施方式中，一部分或全部的所提到的制程和/或方法被实现为由电子设计自动化系统700所使用的软件应用程序。在一些实施方式中，使用工具例如
Figure BDA0002218842440000291
(可得自益华计算机股份有限公司(CADENCE DESIGN SYSTEMS,Inc.))、或其他合适的布局产生工具，产生包括标准单元的布局图。
在一些实施方式中，此制程被理解为储存在非暂态计算机可读取记录媒体中的程序的功能。非暂态计算机可读取记录媒体的实施例包括，但不限于，外部的/可移动的和/或内部的/内建的储存或记忆体单元，例如，光盘(例如DVD)、磁盘(例如硬盘)、半导体记忆体(例如ROM、RAM)、记忆卡、或类似者中的一或多个。
图8是根据一些实施方式的集成电路制造系统800以及与其相关联的集成电路制造流程的方块图。在一些实施方式中，基于布局图，至少一者(A)一或多个半导体光罩或(B)使用制造系统800制造半导体集成电路的一层中的至少一个组件。
在图8中，制造系统800包括在设计、开发、和制造的周期、和/或制造集成电路装置860相关的服务中彼此相互作用的实体，诸如设计公司820、光罩公司830、和集成电路制造厂/加工厂(“晶圆厂”)850。在系统800中的实体经由通信网络连接。在一些实施方式中，通信网络是单独的网络。在一些实施方式中，通信网络是不同的网络，例如内联网和网际网络。通信网络包括有线和/或无线通信频道。每个实体与一或多个其他实体交互作用，并且向/从一或多个其他实体提供服务和/或接收服务。在一些实施方式中，设计公司820、光罩公司830、和集成电路晶圆厂850中的两个或多个由一个单独的较大的公司拥有。在一些实施方式中，设计公司820、光罩公司830、和集成电路晶圆厂850中的两个或多个共存于一个共用设施并且使用共用的资源。
设计公司(或设计团队)820产生集成电路设计布局图822。集成电路设计布局图822包括各种几何图案(例如，以上参照图5至图6B所讨论的集成电路布局图500、600A、或600B)，用于集成电路装置860的设计，例如，以上参照图1A至图3K所讨论的集成电路装置100。几何图案对应于构成要制造的集成电路装置860中的不同的组件的金属层、氧化物层、或半导体层的图案。各个层结合以形成各个集成电路特征。例如，集成电路设计布局图822的一部分包括各个集成电路特征(例如，主动区域、栅极电极、源极和漏极、层间互连的金属线或导孔、和用于接合垫的开口)，形成在半导体基板(例如硅晶圆)中和设置在半导体基板上的各个材料层中。设计公司820实施适当的设计程序，以形成集成电路设计布局图822。设计程序包括逻辑设计、物理设计、或放置和布线中的一或多种。集成电路设计布局图822呈现在具有几何图案的信息的一或多个数据文件中。例如，集成电路设计布局图822可以用GDSII文件格式或DFII文件格式表达。
光罩公司830包括数据准备832和光罩制造844。光罩公司830使用集成电路设计布局图822，以制造一或多个光罩845，使用光罩845用以根据集成电路设计布局图822制造集成电路装置860的各个层。光罩公司830执行光罩数据准备832,其中集成电路设计布局图822转译成代表性数据文件(representative data file，“RDF”)。光罩数据准备832提供代表性数据文件(RDF)给光罩制造844。光罩制造844包括光罩写入器。光罩写入器将代表性数据文件转换为在基材(例如，光罩(倍缩光罩)845或半导体晶圆853)上的影像。经由光罩数据准备832来操控集成电路设计布局图822，以遵循光罩写入器的特定的特征和/或集成电路晶圆厂850的要求。在图8中，光罩数据准备832和光罩制造844被绘示为分开的元件。在一些实施方式中，光罩数据准备832和光罩制造844可以共同地合称为光罩数据准备。
在一些实施方式中，光罩数据准备832包括光学邻近校正(optical proximitycorrection，OPC)，其是使用微影增强技术(lithography enhancement techniques)以补偿影像误差，例如可能由于绕射、干射、其他制程影响、或类似因素引起的影像误差。光学邻近校正调整集成电路设计布局图822。在一些实施方式中，光罩数据准备832还包括解析度增强技术(resolution enhancement techniques，RET)，例如偏轴照射(off-axisillumination)、次解析度辅助特征(sub-resolution assist features)、相位移光罩(phase-shifting masks)、其他合适的技术、和类似者、或其组合。在一些实施方式中，也使用反向式微影技术(inverse lithography technology，ILT)，其是将光学邻近校正视为反向影像问题进行处理。
在一些实施方式中，光罩数据准备832包括光罩规则检查器(mask rule checker，MRC)，其利用一组光罩创建规则，检查集成电路设计布局图822，集成电路设计布局图822是已经历光学邻近校正的制程，光罩创建规则包含某些几何和/或连接性限制，以确保足够的余量，以考虑到在半导体制造制程中的变异性或类似的情况。在一些实施方式中，光罩规则检查器修改集成电路设计布局图822，以补偿在光罩制造844期间的限制，其可能取消由光学邻近校正执行的修改的部分，以便符合光罩创建规则。
在一些实施方式中，光罩数据准备832包括微影制程检查(lithography processchecking，LPC)，其是模拟将由集成电路晶圆厂850实施以制造集成电路装置860的制程。微影制程检查(LPC)基于集成电路设计布局图822而模拟此制程，以创建模拟的制造的装置，例如集成电路装置860。在微影制程检查(LPC)模拟中的制程参数可以包括与集成电路制造周期的各种制程相关联的参数，与用于制造集成电路的工具相关联的参数、和/或制造制程的其他方面。微影制程检查考虑各种因素,例如空中的影像对比度(aerial imagecontrast)、焦点的深度(Death of focus，DOF)、光罩误差促进因子(mask errorenhancement factor，MEEF)、其他合适的因子、和类似者、或其组合。在一些实施方式中，在经由微影制程检查(LPC)而创建了模拟的制造的装置之后，如果模拟的装置在形状上仍不够接近以满足设计规则，则重复光学邻近校正和/或光罩规则检查器，以进一步改进集成电路设计布局图822。
应当理解的是，为了清楚起见，已经简化了上述光罩数据准备832的描述。在一些实施方式中，数据准备832包括额外的特征，例如逻辑操作(logic operation，LOP)，以根据制造规则修改集成电路设计布局图822。另外，在数据准备832期间，应用在集成电路设计布局图822的制程可以用各种不同的顺序执行。
在光罩数据准备832之后并且在光罩制造844期间，基于修改的集成电路设计布局图822，制造一光罩845或一组光罩845。在一些实施方式中，光罩制造844包括基于集成电路设计布局图822执行一或多次微影的曝光。在一些实施方式中，使用电子束(e-beam)或多重电子束的机制，以基于修改后的集成电路设计布局图822在光罩(光学遮罩或倍缩光罩)845上形成图案。光罩845可以用各种技术形成。在一些实施方式中，使用二元制技术形成光罩845。在一些实施方式中，光罩图案包括不透明区域和透明区域。使用辐射束(例如紫外光(UV)光束)曝光影像敏感的材料层(例如，光阻)，影像敏感的材料层涂覆在晶圆上，辐射束被不透明区域阻挡并且透射穿过透明区域。在一个实施例中，光罩845的二元光罩版本包括透明的基板(例如，熔融石英)和涂覆在二元光罩的不透明区域中的不透明材料(例如，铬)。在另一个实施例中，使用相位移技术(phase shift technology)形成光罩845。在相位移光罩(PSM)版本的光罩845中，在相位移光罩上形成的图案中的各种特征配置为具有适当的相位差，以增加解析度和成像品质。在各个实施例中，相位移光罩可以是衰减的相位移光罩(attenuated PSM)或交替的相位移光罩(alternating PSM)。经由光罩制造844产生的光罩用于各种制程中。例如，像是光罩用在离子布植制程中，以在半导体晶圆853中形成各种掺杂区域；光罩用在蚀刻制程中，以在半导体晶圆中形成各种蚀刻区域；和/或光罩用在其他合适的制程中。
集成电路晶圆厂850包括晶圆制造852。集成电路晶圆厂850是集成电路制造公司，包括用于制造各种不同的集成电路产品的一或多个制造设施。在一些实施方式中，集成电路晶圆厂850是半导体代工厂。例如，可能有用于多个集成电路产品的前端制造(前端(front-end-of-line，FEOL)制程)的制造设施，而第二制造设施可能提供后端制造，用于集成电路产品的互连和封装(后端(back-end-of-line，BEOL)制程)，并且有第三制造设施，可能提供代工业务的其他服务。
集成电路晶圆厂850使用由光罩公司830制造的光罩(或多个光罩)845，以制造集成电路装置860。因此，集成电路晶圆厂850至少间接地使用集成电路设计布局图822，以制造集成电路装置860。在一些实施方式中，半导体晶圆853由集成电路晶圆厂850利用光罩(或多个光罩)845制造，以形成集成电路装置860。在一些实施方式中，集成电路制造包括至少间接地根据集成电路设计布局图822，执行一或多次的微影曝光。半导体晶圆853包括硅基板或其他具有材料层形成在其上的适当的基板。半导体晶圆853还包括一或多个各种掺杂区域、介电特征、多层互连、和类似者(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图8的系统800)以及与其相关联的集成电路(IC)制造流程的细节，已记载于例如美国专利号9,256,709(2016年2月9日核准)、美国早期公开号20150278429(2015年10月1日公开)、美国早期公开号20140040838(2014年2月6日公开)、和美国专利号7,260,442(2007年8月21日核准)，上述各篇全文并入本案以供参考。
在一些实施方式中，集成电路结构包括鳍片结构、接触件其沿着第一方向覆盖鳍片结构、以及隔离层其介在接触件和鳍片结构之间。隔离层沿着垂直于第一方向的第二方向与接触件的一部分相邻。
在一些实施方式中，制造集成电路结构的方法包括，经由移除覆盖鳍片结构的第一介电材料的一部分，而在第一介电层中介于第一栅极结构和第二栅极结构之间形成一开口，以第二介电材料填充至少部分的此开口，以及形成一接触件其覆盖鳍片结构和第二介电材料。
在一些实施方式中，操作集成电路制造系统的方法包括，将隔离区域与在集成电路布局图的单元中的第一主动区域的第一鳍片特征交叠，隔离区域在介于相邻的第一和第二栅极区域之间延伸，并且将接触件区域与隔离区域和第一鳍片结构、和在单元中的第二主动区域的第二鳍片结构交叠。将隔离区域交离或将接触件区域交叠中的至少一者由计算机的处理器执行。
本揭示内容的一些实施方式提供了一种集成电路(IC)结构，包含：一鳍片结构、一接触件、以及一隔离层。接触件沿着一第一方向覆盖所述鳍片结构。隔离层介在所述接触件和所述鳍片结构之间，其中，所述隔离层沿着垂直于所述第一方向的一第二方向与所述接触件的一部分相邻。
在一些实施方式中，鳍片结构是一第一鳍片结构，集成电路结构还包含一第二鳍片结构，以及接触件覆盖并且电性连接到所述第二鳍片结构。
在一些实施方式中，第一鳍片结构包含一第一类型的半导体材料，以及第二鳍片结构包含与所述第一类型不同的一第二类型的半导体材料。
在一些实施方式中，集成电路结构还包含一导孔，所述导孔覆盖接触件和隔离层，其中所述导孔电性连接到所述接触件。
在一些实施方式中，集成电路结构还包含：一第一金属片段、一第二金属片段、以及一层间介电(ILD)层。第一金属片段覆盖并且电性连接到导孔。第二金属片段覆盖接触件和在接触件下方的另一个鳍片结构。层间介电层介在第二金属片段和接触件之间，其中第一金属片段和第二金属片段是一相同的金属层的部分。
在一些实施方式中，第一金属片段和第二金属片段在相同的金属层中位在介于一第一电源轨和一第二电源轨之间，第一金属片段和第二金属片段具有大约相同的宽度W，介在第一金属片段和第一电源轨之间的间隔，和介在第二金属片段和第二金属轨之间的间隔，具有大约地相同的一距离d1，以及介在第一电源轨和第二电源轨之间的间隔大约等于3W+4d1。
在一些实施方式中，接触件和隔离层中的各者接触层间介电(ILD)结构，以及隔离层和层间介电结构包含不同的介电材料。
在一些实施方式中，集成电路结构还包含：第一栅极结构以及第二栅极结构。第一栅极结构覆盖鳍片结构。第二栅极结构覆盖鳍片结构，其中隔离层从第一栅极结构延伸到第二栅极结构。
本揭示内容的一些实施方式提供了一种制造集成电路(IC)结构的方法，方法包含：在一第一介电材料中在介于一第一栅极结构和一第二栅极结构之间形成一开口，经由移除覆盖在一鳍片结构的此第一介电材料的一部分；用一第二介电材料填充此开口的至少部分；以及形成一接触件其覆盖此鳍片结构和此第二介电材料。
在一些实施方式中，其中移除第一介电材料的此部分包含暴露此鳍片结构。
在一些实施方式中，所述移除第一介电材料的此部分包含，暴露第一栅极结构和第二栅极结构，以及所述填充此开口的此至少部分包含，形成第二介电材料其从第一栅极结构延伸到第二栅极结构。
在一些实施方式中，鳍片结构是一第一鳍片结构，以及形成接触件包含，执行一蚀刻操作，所述蚀刻操作暴露第二介电材料和一第二鳍片结构。
在一些实施方式中，方法还包含，在形成接触件之前：基于一目标厚度蚀刻第二介电材料；以及将第一介电材料沉积在第二介电材料之上。
在一些实施方式中，方法还包含，在接触件之上形成导孔，所述导孔覆盖鳍片结构和第二介电材料。
在一些实施方式中，方法还包含：在导孔之上形成一第一金属片段；以及形成一第二金属片段其在第一介电材料之上并且覆盖接触件和在接触件下方的另一个鳍片结构，其中所述形成第一金属片段和所述形成第二金属片段是形成一相同的金属层的部分。
本揭示内容的一些实施方式提供了一种操作集成电路(IC)制造系统的方法，方法包含：将一隔离区域与在一集成电路布局图的一单元中的一第一区域的一第一鳍片特征交叠，此隔离区域在介在相邻的第一和第二栅极区域之间延伸；以及将一接触件区域与此隔离区域和此第一鳍片特征交叠，并且与在此单元中的一第二主动区域的一第二鳍片特征交叠，其中，所述将此隔离区域交叠或所述将此接触件区域交叠中的至少一者经由一计算机的一处理器执行。
在一些实施方式中的方法中，方法还包含：将一导孔区域与此接触件区域、此隔离结构、和此第一鳍片特征交叠；将一第一金属层的一第一金属区域与此导孔区域交叠；以及将此第一金属层的一第二金属区域与此接触件区域和此第二鳍片特征交叠。
在一些实施方式中，所述将此第一金属区域交叠包含，沿着多个轨道中的一第一轨道对准此第一金属区域，所述将此第二金属区域交叠包含，沿着此多个轨道中的一第二轨道对准此第二金属区域，以及所述多个轨道中的此第一和此第二轨道具有一间距，此间距等于所述多个轨道的一节距的两倍。
在一些实施方式中，方法还包含，将集成电路布局图储存在一单元库中。
在一些实施方式中，方法还包含，基于集成电路布局图制造以下的至少一者：一或多个半导体光罩，或在一半导体集成电路的一层中的至少一个组件。
以上概述了数个实施方式，以便本领域技术人员可以较佳地理解本揭示内容的各方面。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为设计和修改其他制程和结构的基础，以实现与本文介绍的实施方式的相同的目的，和/或达到相同的优点。本领域技术人员亦会理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可能在不脱离本揭示内容的精神和范围的情况下，进行各种改变、替换、和变更。

Claims (1)

1.一种集成电路结构，其特征在于，包含：
一鳍片结构；
一接触件，沿着一第一方向覆盖该鳍片结构；以及
一隔离层，介在该接触件和该鳍片结构之间，
其中，该隔离层沿着垂直于该第一方向的一第二方向与该接触件的一部分相邻。
CN201910925666.0A 2018-09-28 2019-09-27 集成电路结构 Pending CN110993598A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862738912P 2018-09-28 2018-09-28
US62/738,912 2018-09-28
US16/554,035 US11935825B2 (en) 2018-09-28 2019-08-28 Contact structure, method, layout, and system
US16/554,035 2019-08-28

Publications (1)

Publication Number Publication Date
CN110993598A true CN110993598A (zh) 2020-04-10

Family

ID=69946068

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910925666.0A Pending CN110993598A (zh) 2018-09-28 2019-09-27 集成电路结构

Country Status (3)

Country Link
US (2) US11935825B2 (zh)
CN (1) CN110993598A (zh)
TW (1) TW202013744A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10867986B2 (en) * 2017-11-24 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having fin structure
KR102583127B1 (ko) * 2018-10-30 2023-09-26 삼성전자주식회사 다이스택 구조물과 이를 구비하는 반도체 패키지
US11126775B2 (en) * 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
DE102020109326A1 (de) * 2019-04-12 2020-10-15 Taiwan Semiconductor Manufacturing Co. Ltd. Ic-vorrichtung, verfahren, layout und system
US10867917B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, associated method and layout
US11714945B2 (en) * 2020-04-09 2023-08-01 Tokyo Electron Limited Method for automated standard cell design
US11637069B2 (en) * 2020-08-31 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with V2V rail and methods of making same
US11444073B2 (en) * 2020-10-27 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Power distribution network
US11688731B2 (en) * 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
US10510688B2 (en) * 2015-10-26 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Via rail solution for high power electromigration
US10002789B2 (en) * 2016-03-24 2018-06-19 International Business Machines Corporation High performance middle of line interconnects
US10096522B2 (en) * 2016-05-06 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy MOL removal for performance enhancement
WO2018057018A1 (en) * 2016-09-24 2018-03-29 Intel Corporation Quantum dot array devices with shared gates
US10083863B1 (en) * 2017-05-30 2018-09-25 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure for semiconductor device

Also Published As

Publication number Publication date
US20220336343A1 (en) 2022-10-20
US20200105660A1 (en) 2020-04-02
US11935825B2 (en) 2024-03-19
TW202013744A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
CN110993598A (zh) 集成电路结构
CN110795906B (zh) 半导体装置及其制造方法与产生布局图的系统
KR20200050425A (ko) 집적 회로 핀 레이아웃 방법, 시스템, 및 구조체
CN111199130B (zh) 半导体器件及其制造方法和系统
US11664311B2 (en) Method and structure to reduce cell width in semiconductor device
CN108962888B (zh) 半导体结构及产生半导体装置的布局图的方法
US20190095573A1 (en) Integrated circuit layout methods, structures, and systems
US12019969B2 (en) Power rail with non-linear edge
US20230267262A1 (en) Metal cut region location method
US20240090190A1 (en) Semiconductor device including unilaterally extending gates and method of forming same
US11636248B2 (en) Metal cut region location system
US11783109B2 (en) IC device manufacturing method
US10452805B2 (en) Method of reconfiguring uncrowned standard cells and semiconductor apparatus including uncrowned and crowned cells
CN114446950A (zh) 集成电路装置与方法
TWI810664B (zh) 阻抗降低之半導體裝置及其製造方法
US20230043245A1 (en) High voltage guard ring semiconductor device and method of forming same
TW202245191A (zh) 積體電路單元的結構及其佈局方法
CN115036304A (zh) 集成电路器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200410

WD01 Invention patent application deemed withdrawn after publication