CN110945492A - 用于传达波形的短地址模式 - Google Patents

Abstract

提供了用于数据通信的系统、方法和装置。作为总线控制方操作的设备可以检测串行总线上支持经缩短的地址模式的一个或多个从设备以供接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形。总线主控设备可以随后基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数，并分别为该一个或多个从设备生成经缩短从地址。每个经缩短从地址的长度是从地址比特数。总线主控设备可以随后将所生成的经缩短从地址指派给该一个或多个从设备中的每一者，并且使用所指派的经缩短从地址经由串行总线将该波形发送到从设备。

Description

用于传达波形的短地址模式

相关申请的交叉引用

本申请要求于2017年7月25日向美国专利商标局提交的非临时申请S/N.15/658,748的优先权和权益，其全部内容通过援引如同在下文全面阐述那样且出于所有适用目的纳入于此。

背景

技术领域

本公开一般涉及通信设备，尤其涉及使用波形的从地址字段和/或寄存器地址字段中的经缩短地址在主设备和从设备之间传达波形。

背景技术

串行接口已经成为用于在各种装置中的集成电路(IC)设备之间进行数字通信的优选方法。例如，移动通信设备可以使用包括射频收发机、相机、显示器系统、用户接口、控制器、存储等的IC设备来执行某些功能并提供能力。业内已知的通用串行接口包括集成电路间(I2C或I²C)串行总线及其衍生物和替代品，从而包括由移动工业处理器接口(MIPI)联盟定义的接口，诸如I3C和射频前端(RFFE)接口。

在移动设备中，传感器处理可以在处理器中来执行，该处理器在处理时接通，而在不处理时断开。功耗取决于处理器的通电时间。对于I2C协议，通电时间可以是处理时间和IO时间的组合，其中IO时间是在总线上传达数据时流逝的时间。对于I3C协议，通电时间也可以是处理时间和IO时间的组合。如果与I2C协议相比，I3C协议可以促成更短的IO时间，则与用于I2C协议的通电时间相比，用于I3C协议的通电时间可被减少。相应地，需要通过减少13C通信中的IO时间来节省能量(减少设备功耗)的技术。

概述

本公开的某些方面涉及用于通过使用要在设备之间传达的帧/波形的从地址字段和/或寄存器地址字段中的经缩短地址来减少处理器的IO时间的系统、装置、方法和技术。

在本公开的各方面中，由作为总线主控设备操作的设备执行的方法可以包括：检测串行总线上支持经缩短地址模式的一个或多个从设备以供接收具有经缩短的从地址或经缩短的寄存器地址中的至少一者的波形，基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数，分别为该一个或多个从设备生成经缩短从地址，其中每个经缩短从地址长度是从地址位数，将所生成的经缩短从地址指派给该一个或多个从设备中的每一者，并使用所指派的经缩短从地址经由串行总线将该波形发送到从设备。

在一方面，从地址比特数小于7比特。在另一方面，如果该一个或多个从设备的数量为1个从设备，则所计算的从地址比特数为1比特；如果该一个或多个从设备的数量为2至4个从设备，则所计算的从地址比特数为2比特；如果该一个或多个从设备的数量为5至8个从设备，则所计算的从地址比特数为3比特；并且如果该一个或多个从设备的数量为9至16个从设备，则所计算的从地址比特数为4比特。

在一方面，该方法进一步包括：检测从设备内的寄存器的数量；基于寄存器的数量来计算以二进制形式寻址寄存器所需的寄存器地址比特数；分别为寄存器生成经缩短寄存器地址，其中每个经缩短寄存器地址的长度是寄存器地址比特数，并且将所生成的经缩短寄存器地址指派给这些寄存器中的每一者，其中该波形是使用所指派的经缩短寄存器地址来发送到从设备的。

在一方面，寄存器地址比特数小于8比特。在另一方面，如果该寄存器数量为1个寄存器，则所计算的寄存器地址比特数为1比特；如果该寄存器数量为2至4个寄存器，则所计算的寄存器地址比特数为2比特；如果该寄存器数量为5至8个寄存器，则所计算的寄存器地址比特数为3比特；如果该寄存器数量为9至16个寄存器，则所计算的寄存器地址比特数为4比特；并且如果该寄存器数量为17至32个寄存器，则所计算的寄存器地址比特数为5比特。

在一方面，该检测包括检测该从设备支持的是减少的字段模式还是组合地址模式。相应地，如果该从设备支持减少的字段模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址占用波形中的不同字段。否则，如果该从设备支持组合地址模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址占用该波形中的同一字段。

在一个方面，该方法进一步包括向该从设备发送用于激活经缩短地址模式的第一指示或者向该从设备发送用于停用经缩短地址模式的第二指示中的至少一者。

在本公开的各方面中，总线主控装置可被配置成：检测串行总线上支持经缩短地址模式的一个或多个从设备以接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形，基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数，分别为该一个或多个从设备生成经缩短从地址，其中每个经缩短从地址长度是从地址位数，将所生成的经缩短从地址指派给该一个或多个从设备中的每一者，并使用所指派的经缩短从地址经由串行总线将该波形发送到从设备。总线主控装置可以进一步被配置成：检测从设备内的寄存器的数量；基于寄存器的数量来计算以二进制形式寻址寄存器所需的寄存器地址比特数；分别为寄存器生成经缩短寄存器地址，其中每个经缩短寄存器地址的长度是寄存器地址比特数，并且将所生成的经缩短寄存器地址指派给这些寄存器中的每一者，其中该波形是使用所指派的经缩短寄存器地址来发送到从设备的。该总线主控装置可以进一步被配置成向该从设备发送用于激活经缩短地址模式的第一指示或者向该从设备发送用于停用经缩短地址模式的第二指示中的至少一者。

在本公开的各方面中，总线主控装置可以具有：用于检测串行总线上支持经缩短地址模式的一个或多个从设备以用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的装置；用于基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数的装置；用于分别为该一个或多个从设备生成经缩短从地址的装置，其中每个经缩短从地址的长度是从地址比特数；用于将所生成的经缩短从地址指派给该一个或多个从设备中的每一者的装置；用于使用所指派的经缩短从地址经由串行总线将该波形发送到从设备的装置；用于检测该从设备内的寄存器数量的装置；用于基于该寄存器数量来计算以二进制形式寻址这些寄存器所需的寄存器地址的比特数的装置；用于分别为这些寄存器生成经缩短寄存器地址的装置，其中每个经缩短寄存器地址的长度是寄存器地址比特数；用于将所生成的经缩短寄存器地址指派给这些寄存器中每一者的装置，其中该波形是使用所指派的经缩短寄存器地址来发送到从设备的；以及用于向该从设备发送用于激活经缩短地址模式的第一指示或者向该从设备发送用于停用经缩短地址模式的第二指示中的至少一者的装置。

在本公开的各个方面，公开了一种处理器可读存储介质。该存储介质可以是非瞬态存储介质并且可存储代码，该代码在由一个或多个处理器执行时使该一个或多个处理器：检测串行总线上支持经缩短地址模式的一个或多个从设备以用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形；基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数；分别为该一个或多个从设备生成经缩短从地址，其中每个经缩短从地址的长度是从地址比特数；将所生成的经缩短从地址指派给该一个或多个从设备中的每一者；使用所指派的经缩短从地址经由串行总线将该波形发送到从设备；检测该从设备内的寄存器数量；基于该寄存器数量来计算以二进制形式寻址这些寄存器所需的寄存器地址的比特数；分别为这些寄存器生成经缩短寄存器地址，其中每个经缩短寄存器地址的长度是寄存器地址比特数；将所生成的经缩短寄存器地址指派给这些寄存器中的每一者，其中该波形是使用所指派的经缩短寄存器地址来发送到从设备的；以及向该从设备发送用于激活经缩短地址模式的第一指示或者向该从设备发送用于停用经缩短地址模式的第二指示中的至少一者。

在本公开的各方面中，由耦合至串行总线的从设备执行的方法可以包括：向总线主控设备指示从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式，从总线主控设备接收针对经缩短寄存器地址的指派(其中经缩短寄存器地址的长度等于以二进制形式寻址串行总线上支持经缩短寄存器地址的一定数量寄存器所需的寄存器地址比特数)，以及基于经缩短从地址从总线主控设备接收该波形。

在一方面，从地址比特数小于7比特。在另一方面，如果该从设备数量为1个从设备，则从地址比特数为1比特；如果该从设备数量为2至4个从设备，则从地址比特数为2比特；如果该从设备数为5至8个从设备，则从地址比特数为3比特；并且如果该从设备数量为9至16个从设备，则从地址比特数为4比特。

在一方面，该方法可以进一步包括：向总线主控设备指示从设备内的寄存器数量，以及分别从总线主控设备接收针对一定数量的寄存器的经缩短寄存器地址的指派，其中每个经缩短寄存器地址的长度等于以二进制形式寻址一定数量的寄存器所需的寄存器地址比特数，其中波形是基于所指派的经缩短寄存器地址从总线主控设备来接收的。

在一方面，其中寄存器地址比特数小于8比特。在另一方面，如果该寄存器数量为1个寄存器，则寄存器地址比特数为1比特；如果该寄存器数量为2至4个寄存器，则寄存器地址比特数为2比特；如果该寄存器数量为5至8个寄存器，则寄存器地址比特数为3比特；如果该寄存器数量为9至16个寄存器，则寄存器地址比特数为4比特；并且如果该寄存器数量为17至32个寄存器，则寄存器地址比特数为5比特。

在一方面，该指示包括指示该从设备支持的是减少的字段模式还是组合地址模式。相应地，如果该从设备支持减少的字段模式，则经缩短从地址和经缩短寄存器地址占用波形中的不同字段。否则，如果从设备支持组合地址模式，则经缩短从地址和经缩短寄存器地址占用波形中的同一字段。

在一个方面，该方法可以进一步包括从该总线主控设备接收用于激活经缩短地址模式的第一指示或者从该总线主控设备接收用于停用经缩短地址模式的第二指示中的至少一者。

在本公开的各个方面中，从设备可被配置成：向总线主控设备指示从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式；从总线主控设备接收针对经缩短从地址的指派，其中经缩短从地址的长度等于以二进制形式寻址该串行总线上支持经缩短地址模式的一定数量的从设备所需的从地址比特数；基于经缩短从地址从总线主控设备接收该波形；向总线主控设备指示从设备内的寄存器数量；分别从总线主控设备接收针对一定数量的寄存器的经缩短寄存器地址的指派，其中每个经缩短寄存器地址的长度等于以二进制形式寻址一定数量的寄存器所需的寄存器地址比特数，其中波形是基于所指派的经缩短寄存器地址从总线主控设备来接收的；以及从该总线主控设备接收用于激活经缩短地址模式的第一指示或者从该总线主控设备接收用于停用经缩短地址模式的第二指示中的至少一者。

在本公开的各个方面中，从设备可具有：用于向总线主控设备指示从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式的装置；用于从总线主控设备接收针对经缩短从地址的指派的装置，其中经缩短从地址的长度等于以二进制形式寻址该串行总线上支持经缩短地址模式的一定数量的从设备所需的从地址比特数；用于基于经缩短从地址从总线主控设备接收该波形的装置；用于向总线主控设备指示从设备内的寄存器数量的装置；用于分别从总线主控设备接收针对一定数量的寄存器的经缩短寄存器地址的指派的装置，其中每个经缩短寄存器地址的长度等于以二进制形式寻址一定数量的寄存器所需的寄存器地址比特数，其中波形是基于所指派的经缩短寄存器地址从总线主控设备来接收的；以及用于从该总线主控设备接收用于激活经缩短地址模式的第一指示或者从该总线主控设备接收用于停用经缩短地址模式的第二指示中的至少一者的装置。

在本公开的一方面，公开了一种处理器可读存储介质。该存储介质可以是非瞬态存储介质并且可存储代码，该代码在由一个或多个处理器执行时使该一个或多个处理器：向总线主控设备指示从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式；从总线主控设备接收针对经缩短从地址的指派，其中经缩短从地址的长度等于以二进制形式寻址该串行总线上支持经缩短地址模式的一定数量的从设备所需的从地址比特数；基于经缩短从地址从总线主控设备接收该波形；向总线主控设备指示从设备内的寄存器数量；分别从总线主控设备接收针对一定数量的寄存器的经缩短寄存器地址的指派，其中每个经缩短寄存器地址的长度等于以二进制形式寻址一定数量的寄存器所需的寄存器地址比特数，其中波形是基于所指派的经缩短寄存器地址从总线主控设备来接收的；以及从该总线主控设备接收用于激活经缩短地址模式的第一指示或者从该总线主控设备接收用于停用经缩短地址模式的第二指示中的至少一者。

附图简述

图1解说了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来被选择性地操作。

图2解说了用于采用诸IC设备之间的数据链路的装置的系统架构。

图3解说了采用RFFE总线来耦合各种射频前端设备的设备。

图4解说了用于I2C协议的示例通电时间和用于I3C协议的示例通电时间。

图5解说了I3C帧/波形的示例。

图6解说了移动设备中的示例传感器连接图。

图7解说了示例传感器设备的传感器寄存器映射。

图8解说了正常模式中的I3C帧、减少字段模式中的I3C帧、以及组合地址模式中的I3C帧的示例。

图9解说了针对正常模式中的I3C帧、减少字段模式中的I3C帧、以及组合地址模式中的I3C帧的IO时间减少的示例。

图10解说了标识在经缩短从地址模式中用于4比特从地址选择的数个可用地址的表。

图11解说了标识在经缩短从地址模式中用于3比特从地址选择的数个可用地址的表。

图12是解说了在I3C主控设备和I3C从设备之间IO阶段处的地址映射/重新映射的示图。

图13是解说用于主设备和从设备的经缩短地址模式寄存器的示例的示图。

图14是解说采用可根据本文公开的某些方面来适配的处理电路的装置的示例的框图。

图15是在根据本文所公开的某些方面适配的总线主控设备处执行的数据通信的方法的流程图。

图16是解说用于传送方装置且采用根据本文所公开的某些方面来适配的处理电路的硬件实现的示例的示图。

图17是在根据本文所公开的某些方面适配的从设备处执行的数据通信的方法的流程图。

图18是解说用于接收方装置且采用根据本文所公开的某些方面来适配的处理电路的硬件实现的示例的示图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可以实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免湮没此类概念。

现在将参照各种装置和方法给出电信系统的若干方面。这些装置和方法将在以下详细描述中进行描述并在附图中由各种框、模块、组件、电路、步骤、过程、算法等(统称为“元素”)来解说。这些元素可使用电子硬件、计算机软件、或其任何组合来实现。此类元素是实现成硬件还是软件取决于具体应用和加诸于整体系统上的设计约束。

概览

包括多SoC的设备和其它IC设备通常采用可包括串行总线或其它数据通信链路的共享通信接口来将处理器与调制解调器和其它外围设备相连接。串行总线或其它数据通信链路可根据所定义的多个标准或协议来操作。在一个示例中，可以根据I2C、13C和/或RFFE协议来操作串行总线。

本文公开的某些方面提供了方法、电路和系统，其被适配成：检测串行总线上支持经缩短地址模式的一个或多个从设备，以供接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形；基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数；以及针对该一个或多个从设备分别生成经缩短从地址。每个经缩短从地址的长度是从设备的地址比特数。相应地，可以将所生成的经缩短从地址指派给该一个或多个从设备中的每一者，并且可以使用所指派的经缩短从地址将波形发送到从设备。如此，减少了在串行总线上传达波形的IO时间，从而减少了设备通电时间并增加了节能。

采用串行数据链路的装置的示例

根据某些方面，串行数据链路可被用于互连作为装置(诸如蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型设备、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电设备、全球定位系统(GPS)设备、智能家用设备、智能照明设备、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、娱乐设备、车载组件、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能仪表、无人机、多旋翼飞行器、或任何其他类似的功能设备)的子组件的电子设备。

图1解说了可采用数据通信总线的装置100的示例。装置100可包括处理电路102，处理电路102具有可在一个或多个专用集成电路(ASIC)或SoC中实现的多个电路或设备104、106和/或108。在一个示例中，装置100可以是通信设备，并且处理电路102可包括在ASIC 104中提供的处理设备、一个或多个外围设备106、以及收发机108，该收发机108使得该装置能够与无线电接入网、核心接入网、因特网和/或另一网络进行通信。

ASIC 104可具有一个或多个处理器112、一个或多个调制解调器110、板载存储器114、总线接口电路116和/或其他逻辑电路或功能。处理电路102可由可提供应用编程接口(API)层的操作系统来控制，该API层使得该一个或多个处理器112能够执行驻留在板载存储器114或在处理电路102上提供的其他处理器可读存储122中的软件模块。软件模块可包括存储在板载存储器114或处理器可读存储122中的指令和数据。ASIC 104可访问其板载存储器114、处理器可读存储122、和/或在处理电路102外部的存储。板载存储器114、处理器可读存储122可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括、实现或访问本地数据库或其他参数存储，该本地数据库或其他参数存储可维护用于配置和操作装置100和/或处理电路102的工作参数和其他信息。本地数据库可使用寄存器、数据库模块、闪存、磁介质、EEPROM、软盘或硬盘等来实现。处理电路102也可以可操作地耦合到外部设备，诸如显示器126、操作者控件(诸如开关或按钮128、130和/或集成或外部按键板132)、以及其他组件。用户接口模块可被配置成通过专用通信链路或通过一个或多个串行数据互连与显示器126、按键板132等一起操作。

处理电路102可提供使得某些设备104、106和/或108能够进行通信的一条或多条总线118a、118b、120。在一个示例中，ASIC 104可包括总线接口电路116，其包括电路、计数器、定时器、控制逻辑、和其他可配置电路或模块的组合。在一个示例中，总线接口电路116可被配置成根据通信规范或协议来操作。处理电路102可包括或控制配置和管理装置100的操作的功率管理功能。

图2解说了包括连接至串行总线230的多个设备202、220和222a-222n的装置200的某些方面。设备202、220和222a-222n可包括一个或多个半导体IC设备，诸如应用处理器、SoC或ASIC。设备202、220和222a-222n中的每一者可包括、支持或操作为调制解调器、信号处理设备、显示器驱动器、相机、用户接口、传感器、传感器控制器、媒体播放器、收发机、和/或其他此类组件或设备。设备202、220和222a-222n之间在串行总线230上的通信由总线主控设备220来控制。某些类型的总线可支持多个总线主控设备220。

装置200可包括在串行总线230根据I2C、I3C或其他协议来操作时进行通信的多个设备202、220和222a-222n。至少一个设备202、222a-222n可被配置成作为串行总线230上的从设备来操作。在一个示例中，从设备202可被适配成提供控制功能204。在一些示例中，控制功能204可包括支持显示器、图像传感器的电路和模块、和/或控制测量环境状况的一个或多个传感器并与之通信的电路和模块。从设备202可包括配置寄存器206或其他存储224、控制逻辑212、收发机210和线驱动器/接收机214a和214b。控制逻辑212可包括处理电路，诸如状态机、定序器、信号处理器或通用处理器。收发机210可包括接收机210a、发射机210c和共用电路210b(包括定时、逻辑和存储电路和/或设备)。在一个示例中，发射机210c基于由时钟生成电路208所提供的一个或多个信号228中的定时来编码和传送数据。

设备202、220和/或222a-222n中的两个或更多个设备可根据本文所公开的某些方面和特征被适配成支持共用总线上的多种不同的通信协议，这些通信协议可包括I2C和/或I3C协议。在一些实例中，使用I2C协议来通信的设备可与使用I3C协议来通信的设备共存于相同的双线接口上。在一个示例中，I3C协议可支持提供6兆比特每秒(Mbps)与16Mbps之间的数据率的操作模式，其中有一个或多个可任选的提供较高性能的高数据率(HDR)操作模式。I2C协议可遵循提供范围可在100千比特每秒(kbps)与3.2兆比特每秒(Mbps)之间的数据率的实际I2C标准。除了数据格式和总线控制方面，I2C和I3C协议还可定义在双导线串行总线230上传送的信号的电气和定时方面。在一些方面，I2C和I3C协议可定义影响与串行总线230相关联的某些信号电平的直流(DC)特性、和/或影响在串行总线230上传送的信号的某些定时方面的交流(AC)特性。在一些示例中，2线串行总线230在第一导线218上传送数据并在第二导线216上传送时钟信号。在一些实例中，数据可被编码在第一导线218和第二导线216的信令状态、或信令状态转变中。

图3是解说设备302的示例的框图300，该设备302采用RFFE总线308来耦合各种前端设备312-317。调制解调器304可包括RFFE接口310，其将调制解调器304耦合至RFFE总线308。调制解调器304可与基带处理器306通信。所解说的设备302可以实施在以下一者或多者中：移动通信设备、移动电话、移动计算系统、移动电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、可穿戴计算和/或通信设备、电器等。在各个示例中，设备302可以用一个或多个基带处理器306、调制解调器304、多个通信链路308、320、和各种其他总线、设备、和/或不同的功能性来实现。在图3中解说的示例中，RFFE总线308可耦合至RF集成电路(RFIC)312，其可包括配置并控制RF前端的某些方面的一个或多个控制器和/或处理器。RFFE总线308可将RFIC312耦合至开关313、RF调谐器314、功率放大器(PA)315、低噪声放大器(LNA)316、以及功率管理模块317。

I3C短地址模式

图4解说了用于I2C协议400的示例通电时间和用于I3C协议450的示例通电时间。

I2C和串行外围接口(SPI)协议已被用于主控设备(例如，处理器内部)和从设备(例如，加速计、陀螺仪、磁力计、或其他传感器设备)之间的通信。I3C规范可以通过提高时钟速度和改进协议来提供更高的带宽。

在移动设备中，传感器处理可以在处理器中来执行，该处理器在处理时接通，而在不处理时断开。功耗取决于处理器的通电时间。参照图4，对于I2C协议400，通电时间402是由处理时间404和IO时间406的组合来定义的，其中IO时间是在总线上传达数据时流逝的时间。对于I3C协议450，通电时间452是由处理时间454和IO时间456的组合来定义的。如图4中所见，因为与I2C协议相比，I3C协议450促成更短的IO时间，所以与用于I2C协议400的通电时间402相比，用于I3C协议450的通电时间452可被减少。本公开描述了通过进一步减少13C通信中的IO时间来节省能量(减少功耗)的附加技术。

通过减少处理器的IO时间可以节省设备消耗的能量。本公开提供了用于通过在以下各项中使用经缩短地址来减少IO时间的方法：1)从地址字段，和/或2)I3C帧的寄存器地址字段。

图5解说了I3C帧/波形的示例。例如，第一I3C帧500可以是I3C私有写传输。第一I3C帧500始于开始比特(S)502，并且之后是广播地址字段504(例如，7’h7E)。广播地址字段504通常可以是7比特长，并指示I3C主控设备将与之通信的从设备。第一I3C帧500进一步包括寄存器地址字段506，其通常可以是8比特长，并且标识要在从设备内访问以执行操作的寄存器。

例如，第二I3C帧530可以是I3C私有写传输。第二I3C帧530始于重复开始比特(Sr)532，并且之后是动态从地址字段534。动态从地址字段534通常可以是7比特长，并指示I3C主控设备将与之通信的从设备。第二I3C帧530进一步包括寄存器地址字段536，其通常可以是8比特长，并且标识要在从设备内访问以执行操作的寄存器。

例如，第三I3C帧560可以是I3C私有读传输。第三I3C帧560始于开始比特(S)562，并且之后是广播地址字段564(例如，7’h7E)。广播地址字段564通常可以是7比特长，并指示I3C主控设备将与之通信的从设备。第三I3C帧560进一步包括寄存器地址字段566，其通常可以是8比特长，并且标识要在从设备内访问以执行操作的寄存器。

经缩短的从地址

图6解说了移动设备中的示例传感器连接图600。在该示例中，处理器602包括I3C主控设备604。I3C主控设备604经由I3C总线606被连接到数个从设备(例如，传感器设备)。例如，I3C主控设备可被连接到加速计和陀螺仪(A&G)传感器608、磁传感器610、环境光传感器(ALS)612、压力传感器614、和电容传感器616。

在一方面，I3C规范指定了可使用地址数的限制。例如，有108个地址可供从设备使用。I3C主控设备604可以自由地将108个地址中的任一者分配给每个从设备。因此，在分配之后，每个从设备608、610、612、614和616可以具有专用的动态地址。

在一方面，仅一些传感器设备可被集成到移动设备中。例如，低端智能手机可以包括1个或2个传感器，而高端智能手机可以包括6个传感器(可能最多16个传感器)。相应地，可以仅使用I3C帧的7比特从地址字段中的3至4比特经由二进制格式来识别/寻址移动设备中所有可能的传感器。该7比特从地址字段中的其余比特可能是冗余的，因为它们不被用于标识传感器。

在一个示例中，如果移动设备(例如，智能手机)包括位于同一I3C总线上的5个传感器设备(例如，传感器设备608、610、612、614和616)，则仅需要5个从地址来标识所有的5个传感器设备。此外，可以仅使用7比特从地址字段中的3比特经由二进制格式来标识/寻址所有的5个传感器设备，因为该3比特能够被指派二进制值的组合以覆盖最多8个从地址。

经缩短寄存器地址

图7解说了示例传感器设备的传感器寄存器映射700。在一方面，当访问传感器设备内的(诸)特定寄存器时，利用I3C IO波形的寄存器地址字段(参见以上的图5)。通常，无论传感器设备内的寄存器数如何，寄存器地址字段都使用8比特的时钟定时。与缩短从地址字段相似，移动设备可以通过使用经缩短寄存器地址字段来消耗更少的能量。

参照图7，示例传感器设备可以仅具有18个寄存器，如传感器寄存器映射700所示。相应地，仅需要5比特来标识所有的18个寄存器并访问所有寄存器内容。即，可以仅使用8比特寄存器地址字段中的5比特经由二进制格式来标识/寻址所有的18个传感器设备，因为该5比特能够被指派二进制值的组合以覆盖最多32个寄存器地址。如此，仅使用寄存器地址字段中的5比特而非正常的8比特将在传达波形时减少IO定时。

短地址模式中的组帧

图8解说了正常模式中I3C帧800的示例。例如，I3C帧800可以是I3C私有读传输。I3C帧800可以包括从地址字段802，其为7比特长，并指示I3C主控设备将与之通信的从设备。I3C帧800进一步包括寄存器地址字段804，其为8比特长，并指示从设备内I3C主控设备旨在访问的寄存器。

在一方面，移动设备可以在I3C帧内利用经缩短地址技术来在I3C通信期间消耗更少的功率。经缩短地址技术可以包括缩短I3C帧中的从地址字段和寄存器地址字段。可以根据以下各项缩短I3C帧内的从地址和寄存器地址：1)减少字段模式，和2)组合地址模式，其将在下文来描述。

图8进一步解说了减少字段模式中I3C帧830的示例。在减少字段模式中，I3C帧830保持与正常模式I3C帧800相同的格式，但是从地址字段和寄存器地址字段被缩短。相应地，在图8所示的示例中，减少字段I3C帧830可以包括4比特长的从地址字段832和3比特长的寄存器地址字段834。值得注意的是，尽管I3C帧830为从地址字段832指定了4比特的长度，但是构想了从地址字段830可以具有小于7比特的任意比特数的长度，该长度足以对该移动设备中所有可能传感器进行寻址。此外，尽管I3C帧830为寄存器地址字段834指定了3比特的长度，但是构想了寄存器地址字段834可以具有小于8比特的任意比特数的长度，该长度足以对从设备内所有可能的寄存器进行寻址。

图8进一步解说了组合地址模式中I3C帧860的示例。在组合地址模式中，将经缩短从地址和经缩短寄存器地址进行组合，并将其放入I3C帧的单个字段中。在图8所示的示例中，组合地址I3C帧860包括7比特长的单个组合地址字段862，其中7比特字段862中的4比特被从地址占用，而7比特字段862的3比特被寄存器地址占用。组合地址字段862替换了正常从地址字段(例如，从地址字段802)。此外，在组合地址模式I3C帧860中不存在正常寄存器地址字段(例如，寄存器地址字段804)。值得注意的是，尽管I3C帧860为从地址指定了4比特的长度，但是构想了从地址可以具有小于7比特的任意比特数的长度，该长度足以对该移动设备中所有可能的传感器进行寻址，并且能够容纳在与组合地址字段862中的寄存器地址比特共享的空间内。此外，尽管I3C帧860为寄存器地址指定了3比特的长度，但是构想了寄存器地址字段可以具有小于8比特的任意比特数的长度，该长度足以对从设备内所有可能的寄存器进行寻址，并且能够容纳在与组合地址字段862中的从地址比特共享的空间内。

图9解说了针对正常模式中的I3C帧900、经减少字段模式中的I3C帧930、以及组合地址模式中的I3C帧960的IO时间减少的示例。在所示的示例中，IO时间减少相关于经由正常模式I3C帧900、减少字段模式I3C帧930、和组合地址模式I3C帧960从传感器读取一个字节的数据。

在一示例中，可以将5个传感器设备耦合到I3C总线。因此，可以使用4比特从地址字段来寻址I3C总线上所有可能的传感器设备。此外，每个传感器设备可总共具有8个寄存器。因此，可以使用3比特寄存器地址字段来寻址传感器设备内所有可能的寄存器。相应地，减少字段I3C帧930可以包括4比特长的从地址字段932和3比特长的寄存器地址字段934。此外，组合地址I3C帧960可包括7比特长的单个组合地址字段962，其中7比特字段962中的4比特被从地址占用，而7比特字段962的3比特被寄存器地址占用。

如图9所示，当使用正常模式I3C帧900时，I3C主控设备需要39个时钟周期(比特计数＝39)来从传感器设备读取一个字节的数据。当使用减少字段模式I3C帧930时，I3C主控设备仅需要28个时钟周期(比特计数＝28)来从传感器设备读取一个字节的数据。当使用组合地址模式I3C帧960时，I3C主控设备仅需要27个时钟周期(比特计数＝27)来从传感器设备读取一个字节的数据。相应地，当与正常模式I3C帧900相比时，减少字段模式I3C帧930节省了约28％的IO时间，而当与正常模式I3C帧900相比时，组合地址模式I3C帧960节省了约30％的IO时间。

图10解说了表1000，该表标识在经缩短从地址模式中用于4比特从地址选择的数个可用地址。图11解说了表1100，该表标识在经缩短从地址模式中用于3比特从地址选择的数个可用地址。

在一方面，如果由I3C主控设备和从设备两者来实现，则经缩短地址模式可提供节能的益处。如先前所提及的，I3C规范可能限制可被用于标识从设备的可用地址的数目。例如，I3C规范可以定义108个可用地址以供从地址使用。所有其他地址可被限制或保留。

在经缩短地址模式中，可以仅使用I3C帧的字段(例如，7比特字段)中的前几个比特。该字段中的其余比特被省略。相应地，从地址部分可以在字段中早于正常结束(减少字段模式)，或者两个地址部分(例如，从地址部分和寄存器地址部分)被组合在该字段中(组合地址模式)。可以选择经缩短从地址，以使得省略的比特不会落入由I3C规范所限制或保留的任何地址。

参照图10的表1000，基于I3C规范，10个地址可用于在使用7比特地址字段的4比特经缩短从地址模式中标识从设备。例如，10个可用地址是其中7比特字段的前4比特如下的地址：{0 0 0 1}，{0 0 1 0}，{0 0 1 1}，{0 1 0 0}，{0 1 0 1}，{0 1 1 0}，{1 0 0 0}，{10 0 1}，{1 0 1 0}和{1 1 0 0}。

参照图11的表1100，基于I3C规范，3个地址可用于在使用7比特地址字段的3比特经缩短从地址模式中标识从设备。例如，3个可用地址是其中7比特字段的前3比特如下的地址：{0 0 1}，{0 1 0}和{1 0 0}。

图12是解说了在I3C主控设备1202和I3C从设备1252之间IO阶段处的地址映射/重新映射的示图1200。在初始化期间，I3C主控设备1202可以从耦合到I3C总线1230的所有I3C从设备1252读取特征信息。特征信息可以包括总线特征寄存器(BCR)和设备特征寄存器(DCR)，其描述从设备的角色、能力和设备类型。除了BCR和DCR，I3C主控设备1202可以读取在I3C从设备1252中维护的经缩短地址模式寄存器1254，以了解该从设备是否支持经缩短地址模式并了解该从设备中的寄存器数目。I3C主控设备1202可以指派动态从地址，例如，正常(7比特)从地址和经缩短(小于7比特)从地址。I3C主控设备1202还可以维护经缩短地址模式寄存器1204。

如果I3C主控设备1202感测到I3C总线1230上的经缩短地址操作模式是可能的/有益的，则I3C主控设备1202可以通知I3C从设备1252至经缩短地址模式的改变，并且将经缩短地址模式寄存器中的活跃模式字段切换到经缩短地址模式。如果I3C主控设备1202感测到I3C总线1230上需要正常地址操作模式，则I3C主控设备1202可以通知I3C从设备1252至正常地址模式的改变并且将经缩短地址模式寄存器中的活跃模式字段切换到正常地址模式。为了便于硬件/软件开发，所有内部操作都可以在正常地址模式中来完成，而经缩短操作模式(如果启用)可被限制为发生在IO阶段。

图13是解说用于主设备和从设备的经缩短地址模式寄存器的示例的示图1300。在该示例中，处理器1302包括I3C主控设备1304。I3C主控设备1304经由I3C总线1306被连接到数个从设备(例如，传感器设备)。例如，I3C主控设备1304可被连接到第一从设备(从设备l)1308、第二从设备(从设备2)1310、第三从设备(从设备3)1312、第四从设备(从设备4)1314、和第五从设备(从设备5)1316。

在示例操作中，具有正常地址模式能力的从设备和具有经缩短地址模式能力的从设备两者可被连接在同一I3C总线1306上。I3C主控设备1304和从设备1308、1310、1312、1314和1316维护经缩短地址模式寄存器。相应地，基于图13中所示的示例寄存器值，从设备1 1308无法在经缩短地址模式中操作(经缩短地址模式能力＝{0 0}→否)。从设备2 1310和从设备4 1314能够在经缩短地址模式(即，减少字段模式)中操作，并且当前在减少字段模式中运行(经缩短地址模式能力＝{0 1}→减少字段；活跃模式＝{0 1}→减少字段)。从设备3 1312能够在经缩短地址模式(即，减少字段模式)中操作，但当前在正常模式中运行(经缩短地址模式能力＝{01}→减少字段；活跃模式＝{0 0}→正常)。从设备5 1316能够在经缩短地址模式中操作，并且当前在减少字段模式中运行(经缩短地址模式能力＝{0 1}→减少字段；活跃模式＝{0 1}→减少字段)，但如果从设备5 1316包括大量的寄存器(例如，135个寄存器)，则可以禁用经缩短寄存器模式(经缩短寄存器模式＝{0}→禁用)。

处理电路和方法的示例

图14是解说采用可被配置成执行本文中所公开的一个或多个功能的处理电路1402的装置1400的硬件实现的简化示例的概念图。根据本公开的各方面，如本文公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1402来实现。处理电路1402可包括一个或多个处理器1404，其由硬件和软件模块的某种组合来控制。处理器1404的示例包括：微处理器、微控制器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。一个或多个处理器1404可包括执行特定功能并且可由诸软件模块1416之一来配置、增强或控制的专用处理器。一个或多个处理器1404可通过在初始化期间加载的软件模块1416的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1416来进一步配置。

在所解说的示例中，处理电路1402可以用由总线1410一般化地表示的总线架构来实现。取决于处理电路1410的具体应用和总体设计约束，总线1402可包括任何数目的互连总线和桥接器。总线1410将包括一个或多个处理器1404和存储1406的各种电路链接在一起。存储1406可包括存储器设备和大容量存储设备，并且在本文中可被称为计算机可读介质和/或处理器可读介质。总线1410还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1408可提供总线1410与一个或多个收发机1412之间的接口。可针对处理电路所支持的每种联网技术来提供收发机1412。在一些实例中，多种联网技术可共享收发机1412中存在的电路系统或处理模块中的一些或全部。每个收发机1412提供用于通过传输介质与各种其它装置通信的手段。取决于装置1400的本质，也可提供用户接口1418(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1418可直接或通过总线接口1408通信地耦合到总线1410。

处理器1404可负责管理总线1410以及负责一般处理，该一般处理可包括对存储在计算机可读介质(其可包括存储1406)中的软件的执行。在这一方面，处理电路1402(包括处理器1404)可被用来实现本文公开的方法、功能和技术中的任一种。存储1406可被用于存储处理器1404在执行软件时操纵的数据，并且该软件可被配置成实现本文公开的方法中的任一种。

处理电路1402中的一个或多个处理器1404可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可以计算机可读形式驻留在存储1406中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1406可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1406还可包括载波、传输线、以及可由计算机访问和读取的用于传送软件和/或指令的任何其他合适介质。计算机可读介质和/或存储1406可驻留在处理电路1402中、在处理器1404中、在处理电路1402外部、或跨包括该处理电路1402在内的多个实体分布。计算机可读介质和/或存储1406可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统的总体设计约束来最佳地实现本公开通篇给出的所描述的功能性。

存储1406可以维护以可加载代码段、模块、应用、程序等来维护和/或组织的软件，其在本文中可被称为软件模块1416。每个软件模块1416可包括在安装或加载到处理电路1402上并由一个或多个处理器1404执行时对运行时映像1414作出贡献的指令和数据，该运行时映像1414控制一个或多个处理器1404的操作。在被执行时，某些指令可使得处理电路1402执行根据本文中所描述的某些方法、算法和过程的功能。

一些软件模块1416可在处理电路1402的初始化期间被加载，并且这些软件模块1416可配置处理电路1402以使得能够执行本文公开的各种功能。例如，一些软件模块1416可配置处理器1404的内部设备和/或逻辑电路1422，并且可管理对外部设备(诸如收发机1412、总线接口1408、用户接口1418、定时器、数学协处理器等)的访问。软件模块1416可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1402提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1412的访问、用户接口1418等等。

处理电路1404的一个或多个处理器1402可以是多功能的，由此一些软件模块1416被加载和配置成执行不同功能或相同功能的不同实例。一个或多个处理器1404可以被附加地适配成管理响应于来自例如用户接口1418、收发机1412和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，该一个或多个处理器1404可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1404服务的任务集。在一个示例中，多任务环境可使用分时程序1420来实现，分时程序1420在不同任务之间传递对处理器1404的控制，由此每个任务在完成任何未完结操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1404的控制返回给分时程序1420。当任务具有对一个或多个处理器1404的控制时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1420可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1404的控制权的功能、和/或通过将对一个或多个处理器1404的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。

图15是使用串行通信链路进行通信的方法的流程图1500。该方法可以在用作总线主控设备的设备(例如，图14的装置1400或图16的装置1600)处执行。

在框1502，该设备可以检测串行总线上支持经缩短地址模式的一个或多个从设备，以接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形。

在框1504，该设备可以基于该一个或多个从设备的数量来计算以二进制形式寻址该一个或多个从设备所需的从地址比特数。在一个示例，该从地址位比特数可小于7比特，其中7比特是I3C波形中正常从地址字段的长度。在另一示例中，所计算的从地址比特数可以如下：如果该一个以上的从设备的数量为1个从设备，则为1比特；如果该一个或多个从设备的数量为2至4个从设备，则为2比特；如果该一个或多个从设备的数量为5至8个从设备，则为3比特；并且如果该一个或多个从设备的数量为9至16个从设备，则为4比特。

在框1506，该设备可以分别为该一个或多个从设备生成经缩短从地址，其中每个经缩短从地址的长度是从地址比特数。

在框1508，该设备可以将所生成的经缩短从地址指派给该一个或多个从设备中的每一者。在框1518，该设备可任选地向从设备发送用于激活经缩短地址模式的指示。此后，在框1520，该设备可以使用所指派的经缩短从地址经由该串行总线将该波形发送到从设备。

在本公开的一方面，在检测到串行总线上支持经缩短地址模式的该一个或多个从设备(框1502)之后，该设备可以行进至框1510，其中该设备可以检测该从设备内的寄存器数量。

在框1512，该设备可以基于该寄存器数量来计算以二进制形式寻址这些寄存器所需的寄存器地址比特数。在一个示例，该寄存器地址比特数小于8比特，其中8比特是I3C波形中正常从地址字段的长度。在另一示例中，所计算的寄存器地址比特数可以如下：如果寄存器的数量为1个寄存器，则为1比特；如果寄存器的数量为2至4个寄存器，则为2比特；如果寄存器的数量为5至8个寄存器，则为3比特；如果寄存器的数量为9至16个寄存器，则为4比特；并且如果寄存器的数量为17至32个寄存器，则为5比特。

在框1514，该设备可以分别为这些寄存器生成经缩短寄存器地址，其中每个经缩短寄存器地址的长度是寄存器地址比特数。

在框1516，该设备可以将所生成的经缩短寄存器地址指派给这些寄存器中的每一者。该设备可随后行进至框1518以任选地向从设备发送用于激活经缩短地址模式的指示。此后，在框1520，该设备可以使用所指派的经缩短从地址和经缩短寄存器地址将该波形发送到从设备。

在一方面，框1502处的检测可以包括该设备检测该从设备支持的是减少字段模式还是组合地址模式。相应地，如果该从设备支持减少字段模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址可占用波形中的不同字段。替换地，如果该从设备支持组合地址模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址可占用波形中的同一字段。

在框1522，该设备可任选地向从设备发送用于停用经缩短地址模式的指示。

图16是解说采用处理电路1602以支持与本公开的一个或多个方面(例如，与上述图15的方法有关的方面)相关的操作的装置1600的硬件实现的简化示例的图。该处理电路通常具有处理器1616，其可包括以下一者或多者：微处理器、微控制器、数字信号处理器、定序器和状态机。处理电路1602可以用由总线1620一般化地表示的总线架构来实现。取决于处理电路1620的具体应用和总体设计约束，总线1602可包括任何数目的互连总线和桥接器。总线1620将包括一个或多个处理器和/或硬件模块(由处理器1616、模块或电路1604、1606、1608、1610、可配置成通过连接器或导线1614通信的线/总线接口电路1612、以及计算机可读存储介质1618表示)的各种电路链接在一起。总线1620还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。

处理器1616负责一般性处理，包括执行存储在计算机可读存储介质1618上的代码/指令。该代码/指令在由处理器1616执行时使处理电路1602执行上文针对任何特定装置描述的各种功能。计算机可读存储介质也可被用于存储由处理器1616在执行软件时操纵的数据，包括从通过连接器或导线1614传送的码元解码得来的数据，连接器或导线1614可被配置为数据通道和时钟通道。处理电路1602进一步包括模块/电路1604、1606、1608和1610中的至少一者。各模块/电路1604、1606、1608和1610可以是在处理器1616中运行的软件模块、驻留/存储在计算机可读存储介质1618中的软件模块、耦合至处理器1616的一个或多个硬件模块、或其某种组合。模块/电路1604、1606、1608、和/或1610可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，装置1600包括：从/寄存器检测模块和/或电路1604，其被配置成经由接口电路1612检测串行总线上支持经缩短地址模式的一个或多个从设备以供接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形，并且被配置成经由接口电路1612检测从设备内的寄存器数量；比特长度计算模块和/或电路1606，其被配置成基于该一个或多个从设备的数量来计算以二进制方式寻址该一个或多个从设备所需的从地址比特数，并基于寄存器的数量来计算以二进制方式寻址这些寄存器所需的寄存器地址比特数；地址生成/指派模块和/或电路1608，其被配置成分别为该一个或多个从设备生成经缩短从地址(其中每个经缩短从地址的长度是从地址比特数)，分别将所生成的经缩短从地址指派给该一个或多个从设备中的每一者，为这些寄存器生成经缩短寄存器地址(其中每个经缩短寄存器地址的长度是寄存器地址比特数)，并且向这些寄存器中的每一者指派所生成的经缩短寄存器地址；以及波形/指示发送模块和/或电路1610，其被配置成经由接口电路1612将该波形经由使用所指派的经缩短从地址和所指派的经缩短寄存器地址的串行总线发送至从设备，并被配置成经由接口电路1612向该从设备发送用于激活该经缩短地址模式的指示或向从设备发送用于停用该经缩短地址模式的指示中的一者。

图17是使用串行通信链路进行通信的方法的流程图1700。该方法可以在耦合到串行总线的从设备(例如，图14的装置1400或图18的装置1800)处执行。

在框1702，该从设备可以向总线主控设备指示从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式。

在框1704，从设备可以从总线主控设备接收经缩短从地址的指派，其中经缩短从地址的长度等于以二进制形式寻址串行总线上支持经缩短地址模式的一定数量的从设备所需的从地址比特数。在一个示例，该从地址位比特数小于7比特，其中7比特是I3C波形中正常从地址字段的长度。在另一示例中，从地址比特数可以如下：如果该从设备数量为1个从设备，则为1比特；如果该从设备数量为2至4个从设备，则为2比特；如果该从设备数量为5至8个从设备，则为3比特；并且如果该从设备数量为9至16个从设备，则为4比特。

在框1710，该从设备可任选地向从总线主控设备接收用于激活经缩短地址模式的指示。此后，在框1712，该从设备可以基于经缩短从地址从总线主控设备接收该波形。

在本公开的一方面，在向总线主控设备指示对经缩短从地址模式的支持(框1702)之后，该从设备可以行进至框1706，其中该从设备可以指示该从设备内的寄存器数量。

在框1708，从设备可以分别从总线主控设备接收针对一定数量的寄存器的经缩短寄存器地址的指派，其中每个经缩短寄存器地址的长度等于以二进制形式寻址一定数量的寄存器所需的寄存器地址比特数。在一个示例，该寄存器地址位比特数小于8比特，其中8比特是I3C波形中正常从地址字段的长度。在另一示例中，寄存器地址比特数可以如下：如果寄存器的数量为1个寄存器，则为1比特；如果寄存器的数量为2至4个寄存器，则为2比特；如果寄存器的数量为5至8个寄存器，则为3比特；如果寄存器的数量为9至16个寄存器，则为4比特；并且如果寄存器的数量为17至32个寄存器，则为5比特。

该从设备可随后行进至框1710，以任选地从总线主控设备接收用于激活经缩短地址模式的指示。此后，在框1712，该从设备可以基于经缩短从地址和经缩短寄存器地址从总线主控设备接收该波形。

在一方面，框1702处的指示可以包括从设备指示该从设备支持的是减少字段模式还是组合地址模式。相应地，如果该从设备支持减少字段模式，则经缩短从地址和经缩短寄存器地址占用波形中的不同字段。替换地，如果该从设备支持组合地址模式，则经缩短从地址和经缩短寄存器地址占用波形中的同一字段。

在框1714，该从设备可任选地从总线主控设备接收用于停用经缩短地址模式的指示。

图18是解说采用处理电路1800以支持与本公开的一个或多个方面(例如，与上述图17的方法有关的方面)相关的操作的装置1802的硬件实现的简化示例的图。该处理电路通常具有处理器1816，其可包括以下一者或多者：微处理器、微控制器、数字信号处理器、定序器和状态机。处理电路1802可以用由总线1820一般化地表示的总线架构来实现。取决于处理电路1820的具体应用和总体设计约束，总线1802可包括任何数目的互连总线和桥接器。总线1820将包括一个或多个处理器和/或硬件模块(由处理器1816、模块或电路1804、1806、1808、1810、可配置成通过连接器或导线1812通信的线/总线接口电路1814、以及计算机可读存储介质1818表示)的各种电路链接在一起。总线1820还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。

处理器1816负责一般性处理，包括执行存储在计算机可读存储介质1818上的代码/指令。该代码/指令在由处理器1816执行时使处理电路1802执行上文针对任何特定装置描述的各种功能。计算机可读存储介质也可被用于存储由处理器1816在执行软件时操纵的数据，包括从通过连接器或导线1814传送的码元解码得来的数据，连接器或导线1814可被配置为数据通道和时钟通道。处理电路1802进一步包括模块/电路1804、1806、1808和1810中的至少一者。各模块/电路1804、1806、1808和1810可以是在处理器1816中运行的软件模块、驻留/存储在计算机可读存储介质1818中的软件模块、耦合至处理器1816的一个或多个硬件模块、或其某种组合。模块/电路1804、1806、1808、和/或1810可包括微控制器指令、状态机配置参数、或其某种组合。

在一种配置中，装置1800包括：模式/寄存器指示模块和/或电路1804，其被配置成经由接口电路1812向总线主控设备指示从设备支持经缩短地址模式，以供接收至少具有经缩短从地址或经缩短寄存器地址中的至少一者的波形；地址指派接收模块和/或电路1806，其被配置成经由接口电路1812分别从总线主控设备接收对经缩短从地址的指派(其中经缩短从地址的长度等于以二进制形式寻址在串行总线上支持经缩短地址模式的一定数量的从设备所需的从地址比特数)，并从总线主控设备接收针对一定数量的寄存器的经缩短寄存器地址的指派(其中每个经缩短寄存器地址的长度等于以二进制形式寻址一定数量寄存器所需的寄存器地址比特数)；模式指示接收模块和/或电路1808，其被配置为经由接口电路1812接收来自总线主控设备的用于激活经缩短地址的指示或来自总线主控设备用于停用经缩短地址模式的指示中的至少一者；以及波形接收模块和/或电路1810，其被配置成经由接口电路1812基于经缩短从地址和所指派的经缩短寄存器地址从总线主控设备接收该波形。

将理解，所公开的过程中的步骤的特定顺序或层次是示例性方法的说明。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。此外，一些步骤可被组合或被略去。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。

提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种修改将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“某个”指的是一个或多个。本公开通篇描述的各个方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于...的装置”来明确叙述的。

Claims (30)

1.一种在作为总线主控设备操作的设备处执行的方法，包括：

检测串行总线上支持经缩短的地址模式的一个或多个从设备，以供接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形；

基于所述一个或多个从设备的数量来计算以二进制形式寻址所述一个或多个从设备所需的从地址比特数；

分别为所述一个或多个从设备生成经缩短从地址，其中每个经缩短从地址的长度是所述从地址比特数；

将所生成的经缩短从地址指派给所述一个或多个从设备中的每一者；以及

使用所指派的经缩短从地址经由所述串行总线将所述波形发送到从设备。

2.如权利要求1所述的方法，其特征在于，所述从地址比特数小于7比特。

3.如权利要求1所述的方法，其特征在于：

如果所述一个或多个从设备的所述数量是1个从设备，则所计算的从地址比特数是1比特；

如果所述一个或多个从设备的所述数量是2至4个从设备，则所计算的从地址比特数是2比特；

如果所述一个或多个从设备的所述数量是5至8个从设备，则所计算的从地址比特数是3比特；

如果所述一个或多个从设备的所述数量是9至16个从设备，则所计算的从地址比特数是4比特。

4.如权利要求1所述的方法，其特征在于，进一步包括：

检测所述从设备内的寄存器数量；

基于所述寄存器数量来计算以二进制形式寻址所述寄存器所需的寄存器地址比特数；

分别为所述寄存器生成经缩短寄存器地址，其中每个经缩短寄存器地址的长度是所述寄存器地址比特数；以及

将所生成的经缩短寄存器地址指派给所述寄存器中的每一者，

其中所述波形是使用所指派的经缩短寄存器地址来发送到所述从设备的。

5.如权利要求4所述的方法，其特征在于，所述寄存器地址比特数小于8比特。

6.如权利要求4所述的方法，其特征在于：

如果所述寄存器数量是1个寄存器，则所计算的寄存器地址比特数是1比特；

如果所述寄存器数量是2至4个寄存器，则所计算的寄存器地址比特数是2比特；

如果所述寄存器数量是5至8个寄存器，则所计算的寄存器地址比特数是3比特；

如果所述寄存器数量是9至16个寄存器，则所计算的寄存器地址比特数是4比特；以及

如果所述寄存器数量是17至32个寄存器，则所计算的寄存器地址比特数是5比特。

7.如权利要求4所述的方法，其特征在于：

所述检测包括检测所述从设备支持的是减少字段模式还是组合地址模式，

如果所述从设备支持所述减少字段模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址占用所述波形中的不同字段，并且

如果所述从设备支持所述组合地址模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址占用所述波形中的同一字段。

8.如权利要求1所述的方法，其特征在于，进一步包括将用于激活所述经缩短地址模式的指示发送到所述从设备。

9.如权利要求8所述的方法，其特征在于，进一步包括将用于停用所述经缩短地址模式的第二指示发送到所述从设备。

10.一种总线主控装置，包括：

接口电路，其被配置成将所述总线主控装置耦合到串行总线；以及

处理电路，其被配置成：

检测所述串行总线上支持经缩短地址模式的一个或多个从设备，以供接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形，

基于所述一个或多个从设备的数量来计算以二进制形式寻址所述一个或多个从设备所需的从地址比特数，

分别为所述一个或多个从设备生成经缩短从地址，其中每个经缩短从地址的长度是所述从地址比特数，

将所生成的经缩短从地址指派给所述一个或多个从设备中的每一者，以及

使用所指派的经缩短从地址经由所述串行总线将所述波形发送到从设备。

11.如权利要求10所述的总线主控装置，其特征在于，所述从地址比特数小于7比特。

12.如权利要求10所述的总线主控装置，其特征在于，所述处理电路被进一步配置成：

检测所述从设备内的寄存器数量；

基于所述寄存器数量来计算以二进制形式寻址所述寄存器所需的寄存器地址比特数；

分别为所述寄存器生成经缩短寄存器地址，其中每个经缩短寄存器地址的长度是所述寄存器地址比特数；以及

将所生成的经缩短寄存器地址指派给所述寄存器中的每一者，

其中所述波形是使用所指派的经缩短寄存器地址来发送到所述从设备的。

13.如权利要求12所述的总线主控装置，其特征在于，所述寄存器地址比特数小于8比特。

14.如权利要求12所述的总线主控装置，其特征在于：

所述被配置成检测的处理电路被进一步配置成检测所述从设备支持的是减少字段模式还是组合地址模式，

如果所述从设备支持所述减少字段模式，则所指派经缩短的从地址和所指派的经缩短寄存器地址占用所述波形中的不同字段，并且

如果所述从设备支持所述组合地址模式，则所指派的经缩短从地址和所指派的经缩短寄存器地址占用所述波形中的同一字段。

15.如权利要求10所述的总线主控装置，其特征在于，所述处理电路被进一步配置成发送以下至少一者：

将用于激活所述经缩短地址模式的第一指示发送到所述从设备；或者

将用于停用所述经缩短地址模式的第二指示发送到所述从设备。

16.一种在耦合至串行总线的从设备处执行的方法，包括：

向总线主控设备指示所述从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式；

从所述总线主控设备接收所述经缩短从地址的指派，其中所述经缩短从地址的长度等于以二进制形式寻址所述串行总线上支持所述经缩短地址模式的一定数量的从设备所需的从地址比特数；以及

基于所述经缩短从地址从所述总线主控设备接收所述波形。

17.如权利要求16所述的方法，其特征在于，所述从地址比特数小于7比特。

18.如权利要求16所述的方法，其特征在于：

如果所述从设备数量是1个从设备，则所述从地址比特数是1比特；

如果所述从设备数量是2至4个从设备，则所述从地址比特数是2比特；

如果所述从设备数量是5至8个从设备，则所述从地址比特数是3比特；

如果所述从设备数量是9至16个从设备，则所述从地址比特数是4比特。

19.如权利要求16所述的方法，其特征在于，进一步包括：

向所述总线主控设备指示所述从设备内的寄存器数量；以及

分别从所述总线主控设备接收针对所述一定数量的寄存器的经缩短寄存器地址的指派，其中每个经缩短寄存器地址的长度等于以二进制形式寻址所述一定数量的寄存器所需的寄存器地址比特数，

其中所述波形是基于所指派的经缩短寄存器地址从所述总线主控设备来接收的。

20.如权利要求19所述的方法，其特征在于，所述寄存器地址比特数小于8比特。

21.如权利要求19所述的方法，其特征在于：

如果所述寄存器数量是1个寄存器，则所述寄存器地址比特数是1比特；

如果所述寄存器数量是2至4个寄存器，则所述寄存器地址比特数是2比特；

如果所述寄存器数量是5至8个寄存器，则所述寄存器地址比特数是3比特；

如果所述寄存器数量是9至16个寄存器，则所述寄存器地址比特数是4比特；以及

如果所述寄存器数量是17至32个寄存器，则所述寄存器地址比特数是5比特。

22.如权利要求19所述的方法，其特征在于：

所述指示包括指示所述从设备支持的是减少字段模式还是组合地址模式，

如果所述从设备支持所述减少字段模式，则所述经缩短从地址和所述经缩短寄存器地址占用所述波形中的不同字段，并且

如果所述从设备支持所述组合地址模式，则所述经缩短从地址和所述经缩短寄存器地址占用所述波形中的同一字段。

23.如权利要求16所述的方法，其特征在于，进一步包括从所述总线主控设备接收用于激活所述经缩短地址模式的指示。

24.如权利要求23所述的方法，其特征在于，进一步包括从所述总线主控设备接收用于停用所述经缩短地址模式的第二指示。

25.一种从设备，包括：

接口电路，其被配置成将所述从设备耦合到串行总线；以及

处理电路，其被配置成：

向总线主控设备指示所述从设备支持用于接收具有经缩短从地址或经缩短寄存器地址中的至少一者的波形的经缩短地址模式，

从所述总线主控设备接收所述经缩短从地址的指派，其中所述经缩短从地址的长度等于以二进制形式寻址所述串行总线上支持所述经缩短地址模式的一定数量的从设备所需的从地址比特数；以及

基于所述经缩短从地址从所述总线主控设备接收所述波形。

26.如权利要求25所述的从设备，其特征在于，所述从地址比特数小于7比特。

27.如权利要求25所述的从设备，其特征在于，所述处理电路被进一步配置成：

向所述总线主控设备指示所述从设备内的寄存器数量；以及

分别从所述总线主控设备接收针对所述一定数量的寄存器的经缩短寄存器地址的指派，其中每个经缩短寄存器地址的长度等于以二进制形式寻址所述一定数量的寄存器所需的寄存器地址比特数，

其中所述波形是基于所指派的经缩短寄存器地址从所述总线主控设备来接收的。

28.如权利要求27所述的从设备，其特征在于，所述寄存器地址比特数小于8比特。

29.如权利要求27所述的从设备，其特征在于：

所述被配置成指示的处理电路被进一步配置成指示所述从设备支持的是减少字段模式还是组合地址模式，

如果所述从设备支持所述减少字段模式，则所述经缩短从地址和所述经缩短寄存器地址占用所述波形中的不同字段，并且

如果所述从设备支持所述组合地址模式，则所述经缩短从地址和所述经缩短寄存器地址占用所述波形中的同一字段。

30.如权利要求25所述的从设备，其特征在于，所述处理电路被进一步配置成接收以下至少一者：

从所述总线主控设备接收用于激活所述经缩短地址模式的第一指示；或者

从所述总线主控设备接收用于停用所述经缩短地址模式的第二指示。

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