CN110943035A - 半导体结构的形成方法 - Google Patents

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CN
China
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conductive
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dielectric layer
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程仲良
方子韦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

披露了一种半导体结构的形成方法。该方法包括提供第一导电特征部件，该第一导电特征部件具有形成于其上的介电层。开口形成于介电层中以露出第一导电特征部件的部分。第一阻障层形成于第一导电特征部件之上以及介电层的顶表面之上。第二阻障层形成于第一阻障层之上以及开口的侧壁上。第二阻障层被移除，而第一阻障层的至少一部分设置于第一导电特征部件之上。第二导电特征部件形成于第一阻障层的上述部分之上。第二导电特征部件的侧壁直接接触介电层。

Description

半导体结构的形成方法
技术领域
本发明实施例总体上关于集成电路装置，且特别关于用于集成电路装置的互连结构，以及与之相关的半导体结构的形成方法。
背景技术
集成电路(IC)工业经历了快速的成长。集成电路材料与设计上的技术进展已产生了数个集成电路世代，其中每一世代具有比前一世代更小且更复杂的电路。在集成电路演进的过程中，功能密度(亦即，单位晶片面积上的互连装置的数量)普遍地增加而几何尺寸(亦即，使用一工艺能产生的最小元件(或线))则降低。此缩小过程通常经由提高生产效率以及降低相关成本而提供许多优点。
此缩小过程亦增加了集成电路工艺与制造上的复杂性，为了实现这些进步，集成电路工艺与制造上需要有相应的发展。举例而言，随着特征尺寸的缩小以及深宽比(aspectratio)的增加，发现被应用于多层互连结构(例如：装置层级接触部与导孔)中的阻障层增加了接触电阻(contact resistance)且限制了互连结构中导电材料的数量。因此，虽然现有的接触特征部件总体上适用于其目的，但并非在各方面都令人满意。
发明内容
本发明实施例包括一种半导体结构的形成方法。上述方法包括提供第一导电特征部件。第一导电特征部件具有形成于其上的介电层。上述方法亦包括在介电层中形成开口以露出第一导电特征部件的一部分、于第一导电特征部件之上以及介电层的顶表面之上形成第一阻障层、于第一阻障层之上以及开口的侧壁上形成第二阻障层、移除第二阻障层而第一阻障层的至少一部分设置于第一导电特征部件之上、以及于第一阻障层的上述部分之上形成第二导电特征部件。第二导电特征部件的侧壁直接接触介电层。
本发明实施例亦包括一种半导体结构的形成方法。上述方法包括于金属栅极结构之上提供层间介电层、图案化层间介电层以于金属栅极结构之上形成接触开口、于金属栅极结构以及层间介电层的顶表面之上沉积第一阻障层、于第一阻障层之上沉积第二阻障层。第二阻障层沿着接触开口的侧壁直接接触层间介电层。上述方法亦包括氧化第一与第二阻障层以形成氧化的第二阻障层以及第一阻障层的氧化部分、移除氧化的第二阻障层以及第一阻障层的氧化部分。第一阻障层的残留部分设置于金属栅极结构之上。上述方法亦包括于第一阻障层的残留部分之上沉积导电材料以形成栅极接触部。
本发明实施例亦包括一种半导体结构。上述半导体结构包括金属栅极结构。金属栅极结构具有设置于其上的层间介电层。上述半导体结构亦包括设置于层间介电层中以及金属栅极结构之上的栅极接触部。栅极接触部的底表面由设置于金属栅极结构之上的阻障层定义。栅极接触部的侧壁表面由层间介电层定义。栅极接触部的侧壁表面直接接触层间介电层。
附图说明
以下将配合附图详述本发明实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地说明本发明实施例。
图1为根据本发明实施例各层面的集成电路装置的部分或整体的局部示意图。
图2A为根据本发明实施例各层面的图1的集成电路装置的一实施例的放大的局部示意图。
图2B为根据本发明实施例各层面的图1的集成电路装置的一实施例的放大的局部示意图。
图2C为根据本发明实施例各层面的图1的集成电路装置的一实施例的放大的局部示意图。
图3为根据本发明实施例各层面的制造半导体结构的方法的流程图。
图4为根据本发明实施例各层面的制造半导体结构的方法的流程图。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5I以及图5J为在根据本发明实施例各层面的图3及/或图4的方法的中间制造阶段的半导体结构的局部示意图。
图5H例示性地描绘出在根据本发明实施例各层面的图3及/或图4的方法的中间制造阶段所发生的化学反应。
图6为根据本发明实施例各层面的制造半导体结构的方法的流程图。
图7为根据本发明实施例各层面的制造半导体结构的方法的流程图
【附图标记列表】
10～集成电路装置；
12～基板；
20A、20B、20C～栅极结构；
22A、22B、22C～金属栅极堆叠部；
26A、26B、26C～间隔物；
30～外延源极/漏极特征部件；
40～多层互连特征部件；
42、44、46、48～介电层；
52、54、56～蚀刻停止层；
60、62、64～装置层级接触部；
70、72、74～导孔；
80、82、84～导线；
90、92、94～导孔；
100A、100B、100C～半导体结构；
112～阻障层；
114～导电块状层；
128～硅化物层；
122～阻障层；
126～导电块状层；
132～阻障层；
134～导孔块状层；
200～方法；
210、220、230、240、250～区块；
300～方法；
310、320、330、340、350、360～区块；
500～半导体结构；
510～基板；
522～导电特征部件；
528～介电层；
530～介电层；
532～蚀刻停止层；
540～开口；
534、536～侧壁表面；
538～底表面；
502～沉积工艺；
504～沉积工艺；
506～氧化工艺；
508～蚀刻剂气体；
542～副层；
542bottom～副层的底部；
543～副层；
544～阻障层；
550～导电块状层；
552～导电特征部件；
600～方法；
610、620、630、640、650～区块；
700～方法；
710、720、730、740、750、760、770～区块；
t1、t2、t3、t4～厚度
具体实施方式
本发明实施例总体上关于集成电路装置，且特别关于用于集成电路装置的互连结构。
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，亦可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间、而使上述第一特征部件与第二特征部件可能未直接接触的实施例。此外，本发明实施例在各例子中可能重复标号及/或字母(附图标记)。此重复是为了达到简明之目的，而并非用来指出所述的各实施例及/或配置之间的关系。
此外，在后文中的本发明实施例中，可形成一特征部件于另一特征部件之上、形成一特征部件以连接另一特征部件、及/或形成一特征部件以耦接另一特征部件，这些实施例可包括这些特征部件直接接触的实施例，且亦可包括其他特征部件形成于这些特征部件之间的实施例(使得这些特征部件可不直接接触)。此外，其中可能用到与空间相对用词，例如“较高的”、“较低的”、“水平”、“垂直”、“在…上方”、“在…之上”、“在…下方”、“在…之下”、“上方”、“下方”、“顶部”、“底部”等用词以及其衍生用词(例如：“水平地”、“向下”、“向上”等)是为了便于描述图示中一个(些)元件或特征部件与另一个(些)元件或特征部件之间的关系。这些空间相对用词包括装置的不同方位。此外，当一数值或数值的范围被用“约(about)”、“大约(approximate)”或类似的用语描述时，除非特别说明，这些用语旨在涵盖所述的数值的+/-10％内的数值。举例而言，用语“约5nm”涵盖从4.5nm至5.5nm的尺寸。
集成电路制造流程通常分为三种类别：前段工艺(front-end-of-line(FEOL))、中段工艺(middle-end-of-line(MEOL))、以及后段工艺(back-end-of-line(BEOL))。前段工艺总体上包含与集成电路装置(例如：晶体管)的制造相关的工艺。举例而言，前段工艺可包括隔离特征部件、栅极结构、以及源极与漏极特征部件(通常称为源极/漏极特征部件)的形成。中段工艺总体上包含与连接至集成电路装置的导电特征部件(或导电区域)的接触部(例如：连接至栅极结构及/或源极/漏极特征部件的接触部)的制造相关的工艺。后段工艺总体上包含与互连结构的制造相关的工艺，上述互连结构使得经由前段工艺所形成的集成电路特征部件(于此称为前段工艺特征部件或结构)以及经由中段工艺所形成的集成电路特征部件(于此称为中段工艺特征部件或结构)互连，由此使集成电路装置可以运作。为了增进集成电路装置的效能，本发明实施例探究在中段工艺与后段工艺中形成互连特征部件的方法。
图1为根据本发明实施例各层面的集成电路装置10的部分或整体的局部示意图。集成电路装置10可被包括于微处理器(microprocessor)、存储器、及/或其他集成电路装置中。在一些实现中，集成电路装置10为集成电路(IC)晶片的一部分、系统晶片(system onchip(SoC))或其一部分，且可包括各种被动及主动微电子集成电路装置，例如：电阻器(resistors)、电容器(capacitors)、电感器(inductors)、二极管、p型场效晶体管(PFETs)、n型场效晶体管(NFETs)、金氧半场效晶体管(MOSFETs)、互补式金氧半晶体管(CMOS)、双极接面晶体管(BJTs)、横向扩散金氧半场效晶体管(LDMOS)、高压晶体管、高频晶体管、其他适当的组件或上述的组合。晶体管可为平面晶体管或多栅极晶体管，例如：鳍式场效晶体管(FinFETs)。为清楚起见，图1经简化以较佳地理解本发明实施例的发明概念。在集成电路装置10的其他实施例中，其他特征部件可被加入集成电路装置10中，且一些后文所述的特征部件可被取代、修改或省略。
集成电路装置10包括基板(例如：晶圆)12。在所述的实施例中，基板12包括硅。替代地或额外地，基板12包括其他元素半导体(例如：锗)、化合物半导体(例如：碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)、及/或锑化铟(indium antimonide))、合金半导体(例如：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)、或上述的组合。作为替代方案，基板12为绝缘层上半导体基板，例如：绝缘层上硅基板(silicon-on-insulator(SOI)substrate)、绝缘层上硅锗基板(silicon germanium-on-insulator(SGOI)substrate)、或者绝缘层上锗基板(germanium-on-insulator(GOI)substrate)。绝缘层上半导体基板的制造可使用氧离子布植分离式技术(SIMOX)、晶圆接合、及/或其他适当的方法。基板12可包括各种掺杂区域(未绘示于图中)，这取决于集成电路装置10的设计需求。在一些实现中，基板12包括掺杂有p型掺质(例如：硼(举例而言，BF2)、铟、其他p型掺质、或上述的组合)的p型掺杂区(举例而言，p型井)。在一些实现中，基板12包括掺杂有n型掺质(例如：磷、砷、其他n型掺质、或上述的组合)的n型掺杂区(举例而言，n型井)。在一些实现中，基板12包括以p型掺质与n型掺质的组合所形成的掺杂区。举例而言，各种掺杂区可直接形成于基板12之上及/或之中，以提供p型井结构、n型井结构、双井结构(dual-wellstructure)、凸起结构(raised structure)、或上述的组合。可进行离子布植工艺、扩散工艺、其他适当的掺杂工艺、或上述的组合以形成各种掺杂区。
一个或多个隔离特征部件(未绘示于图中)形成于基板12之上及/或基板12之中以隔离集成电路装置10的各区域(例如：各装置区域)。举例而言，隔离特征部件定义出且电性隔离主动装置区域及/或被动装置区域。隔离特征部件包括氧化硅、氮化硅、氮氧化硅、其他适当的隔离材料、或上述的组合。隔离特征部件可包括不同的结构，例如：浅沟槽隔离结构(shallow trench isolation(STI)structures)、深沟槽隔离结构(deep trenchisolation(DTI)structures)、及/或局部氧化硅结构(local oxidation of silicon(LOCOS)structures)。在一些实现中，隔离特征部件包括浅沟槽隔离特征部件。举例而言，可经由在基板12中蚀刻出沟槽(举例而言，经由使用干式蚀刻工艺及/或湿式蚀刻工艺)，并以绝缘材料填充此沟槽(举例而言，经由使用化学气相沉积工艺或旋涂玻璃工艺(spin-onglass process))而形成浅沟槽隔离特征部件。可进行化学机械研磨工艺(chemicalmechanical polishing(CMP)process)以移除多余的绝缘材料及/或平坦化隔离特征部件的顶表面。在一些实施例中，浅沟槽隔离特征部件包括填充沟槽的多层结构，例如：设置于氧化衬层上的氮化硅层。
各栅极结构设置于基板12之上，例如：栅极结构20A、栅极结构20B、以及栅极结构20C。在一些实现中，一个或多个栅极结构20A–20C介于源极区域与漏极区域之间，其中通道区域定义于源极区域与漏极区域之间。上述一个或多个栅极结构20A–20C接合通道区域，使得电流可在操作时于源极/漏极区域之间流动。在一些实现中，栅极结构20A–20C形成于鳍结构之上，使得栅极结构20A–20C各自环绕鳍结构的一部分。举例而言，一个或多个栅极结构20A–20C环绕鳍结构的通道区域，由此介于鳍结构的源极区域与漏极区域之间。
栅极结构20A–20C包括金属栅极(MG)堆叠部，例如：金属栅极堆叠部22A、金属栅极堆叠部22B以及金属栅极堆叠部22C。金属栅极堆叠部22A–22C根据集成电路装置10的设计需求被配置来达到期望的功能，使得金属栅极堆叠部22A–22C包括相同或不同的膜层及/或材料。在一些实现中，金属栅极堆叠部22A–22C包括栅极介电质(举例而言，栅极介电层，未绘示于图中)以及栅极电极(举例而言，功函数层以及导电块状层(conductive bulklayer)，未绘示于图中)。金属栅极堆叠部22A–22C可包括许多其他膜层，举例而言，盖层、交界面层(interface layers)、扩散层、阻障层、硬掩模层、或上述的组合。在一些实现中，栅极介电层设置在界面层(interfacial layer，其包括介电材料，例如：氧化硅)之上，且栅极电极设置在栅极介电层之上。栅极介电层包括介电材料，例如：氧化硅、高介电常数(high-k)介电材料、其他适当的介电材料、或上述的组合。高介电常数介电材料的例子包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆(zirconium oxide)、氧化铝(aluminumoxide)、HfO2-Al2O3合金、其他适当的高介电常数介电材料、或上述的组合。在一些实现中，栅极介电层为高介电常数介电层。栅极电极包括导电材料，例如：多晶硅、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料、或上述的组合。在一些实现中，功函数层为经调整而具有适当的功函数(例如：n型功函数或p型功函数)的导电层，且导电块状层为形成于功函数层之上的导电层。在一些实现中，功函数层包括n型功函数材料，例如：Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他适当的n型功函数材料、或上述的组合。在一些实现中，功函数层包括p型功函数材料，例如：Mo、Al、Ru、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适当的p型功函数材料、或上述的组合。块状(或填充)导电层包括适当的导电材料，例如：Al、W、及/或Cu。导电块状层可额外或共同包括多晶硅、Ti、Ta、金属合金、其他适当的材料、或上述的组合。
栅极结构20A–20C经由沉积工艺、光刻工艺、蚀刻工艺、其他适当的工艺、或上述的组合形成。沉积工艺包括化学气相沉积(CVD)、物理气相沉积(physical vapor deposition(PVD))、原子层沉积(atomic layer deposition(ALD))、高密度等离子体化学气相沉积(high density plasma CVD(HDPCVD))、有机金属化学气相沉积(metal organic CVD(MOCVD))、远距等离子体化学气相沉积(remote plasma CVD(RPCVD))、等离子体辅助化学气相沉积(plasma enhanced CVD(PECVD))、低压化学气相沉积(low-pressure CVD(LPCVD))、常压化学气相沉积(atmospheric pressure CVD(APCVD))、电镀、其他适当的方法、或上述的组合。光刻图案化工艺包括光刻胶涂布(举例而言，旋转涂布(spin-oncoating))、软烘烤(soft baking)、掩模对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking)、光刻胶显影(developing the resist)、润洗(rinsing)、干燥(举例而言，硬烘烤)、其他适当的工艺、或上述的组合。作为替代方案，以其他方法(例如：无掩模光刻(maskless lithography)、电子束写入(electron-beam writing)、或离子束写入(ion-beam writing))辅助、实施、或替换光刻曝光工艺。蚀刻工艺包括干式蚀刻工艺、湿式蚀刻工艺、其他蚀刻工艺、或上述的组合。根据后栅极工艺(gate-last process)、先栅极工艺(gate-first process)、或者混合后栅极/先栅极工艺来制造金属栅极堆叠部22A–22C。于后栅极工艺的实现中，栅极结构20A–20D包括虚设栅极堆叠部，后续将以金属栅极堆叠部22A–22C取代虚设栅极堆叠部。举例而言，虚设栅极堆叠部包括界面层(举例而言，包括氧化硅)以及虚设栅极电极层(举例而言，包括多晶硅)。在这些实现中，虚设栅极电极层被移除，由此形成开口(沟槽)，而金属栅极堆叠部22A–22C形成于上述开口(沟槽)中。
栅极结构20A–20C还包括间隔物26A–26C，间隔物26A–26C各自设置在金属栅极堆叠部22A–22C的旁边(举例而言，沿着金属栅极堆叠部22A–22C的侧壁)。间隔物26A–26C经由任何适当的工艺形成，且包括介电材料。介电材料可包括硅、氧、碳、氮、其他适当的材料、或上述的组合(举例而言，氧化硅、氮化硅、氮氧化硅、或碳化硅)。举例而言，在所述的实施例中，可于基板12之上沉积包括硅与氮的介电层(例如：氮化硅层)，后续可非等向性地(anisotropically)蚀刻此介电层以形成间隔物26A–26C。在一些实现中，间隔物26A–26C包括多层结构，例如：包括氮化硅的第一介电层以及包括氧化硅的第二介电层。在一些实现中，超过一组间隔物形成于金属栅极堆叠部22A–22C的旁边，例如：密封间隔物(sealspacers)、偏移间隔物(offset spacers)、牺牲间隔物(sacrificial spacers)、虚设间隔物(dummy spacers)、及/或主间隔物(main spacers)。在这些实现中，各组间隔物可包括具有不同蚀刻速率的材料。举例而言，包括硅与氧的第一介电层(举例而言，氧化硅)可沉积于基板12之上，并于后续被非等向性地蚀刻以于金属栅极堆叠部22A–22C(或者在一些实现中的虚设金属栅极堆叠部)的旁边形成第一组间隔物，且包括硅与氮的第二介电层(举例而言，氮化硅)可沉积于基板12之上，并于后续被非等向性地蚀刻以于第一组间隔物旁边形成第二组间隔物。取决于集成电路装置10的设计需求，可在形成间隔物26A–26C之前及/或之后进行布植、扩散、及/或退火工艺以于基板12中形成轻掺杂源极与漏极(lightly dopedsource and drain(LDD))特征部件及/或重掺杂源极与漏极(heavily doped source anddrain(HDD))特征部件。
外延源极特征部件与外延漏极特征部件30(称为外延源极/漏极特征部件30)设置于基板12的源极/漏极区域中。举例而言，于基板12之上外延成长半导体材料，以于基板12的源极区域与漏极区域之上形成外延源极/漏极特征部件30。在所述的实施例中，栅极结构20B介于外延源极/漏极特征部件30之间，且通道区域定义于外延源极/漏极特征部件30之间。栅极结构20B与外延源极/漏极特征部件30因而形成集成电路装置10的晶体管(例如：拉升晶体管(pull-up transistor)或下拉晶体管(pull-down transistor))的一部分。栅极结构20B及/或外延源极/漏极特征部件30因而亦可称为装置特征部件。在一些实现中，外延源极/漏极特征部件30环绕鳍结构的源极/漏极区域。外延工艺可实施化学气相沉积技术(举例而言，气相外延(vapor-phase epitaxy(VPE))、超真空化学气相沉积(ultra-highvacuum CVD(UHV-CVD))、低压化学气相沉积、及/或等离子体辅助化学气相沉积)、分子束外延(molecular beam epitaxy)、其他适当的选择性外延成长工艺(SEG processes)、或上述的组合。外延工艺可使用气体及/或液体前驱物，前驱物与基板12的成分组成反应。外延源极/漏极特征部件30掺杂有n型掺质及/或p型掺质。在一些实现中，集成电路装置10被配置为n型装置(举例而言，具有n型通道)，外延源极/漏极特征部件30为包括硅及/或碳的外延层，其中含硅外延层或含硅碳(silicon-carbon-containing)外延层掺杂有磷、其他n型掺质、或上述的组合(举例而言，形成Si:P外延层或Si:C:P外延层)。在一些实现中，集成电路装置10被配置为p型装置(举例而言，具有p型通道)，外延源极/漏极特征部件30为包括硅与锗的外延层，其中含硅锗外延层掺杂有硼、其他p型掺质、或上述的组合(举例而言，形成Si:Ge:B外延层)。在一些实现中，外延源极/漏极特征部件30包括于通道区域中达到期望的拉应力及/或压应力的材料及/或掺质。在一些实现中，经由在外延工艺的源极材料中添加杂质，以于沉积时掺杂外延源极/漏极特征部件30。在一些实现中，在沉积工艺之后经由离子布植工艺掺杂外延源极/漏极特征部件30。在一些实现中，进行退火工艺以活化集成电路装置10的外延源极/漏极特征部件30及/或其他源极/漏极区域(举例而言，重掺杂区域及/或轻掺杂区域)的掺质。
多层互连特征部件(multilayer interconnect(MLI)feature)40设置于基板12之上。多层互连特征部件40电性耦接至集成电路装置10的各种装置(举例而言，晶体管、电阻器、电容器、及/或电感器)及/或组件(举例而言，栅极结构及/或源极/漏极特征部件)，使得各装置及/或组件可如集成电路装置10的设计需求所规定地运作。多层互连特征部件40包括被配置来形成各种互连结构的介电层与导电层的组合。导电层被配置来形成垂直互连特征部件(例如：装置层级(device-level)接触部及/或导孔)、及/或水平互连特征部件(例如：导线)。垂直互连特征部件通常连接多层互连特征部件40的不同层(或不同平面)中的互连特征部件。在集成电路装置10运作时，所配置的互连结构于集成电路装置10的装置及/或组件之间提供信号路径，及/或将信号(举例而言，时脉信号(clock signals)、电压信号(voltage signals)、及/或接地信号(ground signals))分配至集成电路装置10的装置及/或组件。应注意的是，虽然所描绘的多层互连特征部件40具有给定数量的介电层及导电层，然而取决于集成电路装置10的设计需求，本发明实施例涵盖具有较多或较少介电层及/或导电层的多层互连特征部件40。
在图1中，多层互连特征部件40包括一个或多个介电层，例如：设置于基板12之上的层间介电层42(ILD-0)、设置于层间介电层42之上的层间介电层44(ILD-1)、设置于层间介电层44之上的层间介电层46(ILD-2)、以及设置于层间介电层46之上的层间介电层48(ILD-3)。层间介电层42–48包括介电材料，举例而言，介电材料包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷氧化物(tetraethylorthosilicate(TEOS)oxide)、未掺杂硅玻璃(un-doped silicate glass)、或掺杂氧化硅(例如：硼磷硅玻璃(borophosphosilicate glass(BPSG))、熔融硅玻璃(fused silica glass(FSG))、磷硅玻璃(phosphosilicate glass(PSG))、硼硅玻璃(boron doped silicon glass(BSG)))、低介电常数介电材料、其他适当的介电材料、或上述的组合。在所述的实施例中，层间介电层42–48为包括低介电常数介电材料的介电层(通常称为低介电常数介电层)。层间介电层42–48可包括具有多种介电材料的多层结构。多层互连特征部件40可还包括一个或多个设置于基板12之上的蚀刻停止层(etch stop layers(ESL))，例如：设置于层间介电层42与层间介电层44之间的蚀刻停止层52(亦可称为接触蚀刻停止层(CESL)52)、设置于层间介电层44与层间介电层46之间的蚀刻停止层54、以及设置于层间介电层46与层间介电层48之间的蚀刻停止层56。在一些实现中，蚀刻停止层(未绘示于图中)亦设置于基板12与层间介电层42之间。蚀刻停止层52–56包括与层间介电层42–48不同的材料，例如：与层间介电层42–48的介电材料不同的介电材料。在所述的实施例中，层间介电层42–48包括低介电常数介电材料，蚀刻停止层52–56包括硅与氮(举例而言，氮化硅或氮氧化硅)。举例而言，经由沉积工艺(例如：CVD、PVD、ALD、PECVD、HDPCVD、MOCVD、RPCVD、LPCVD、ALCVD、APCVD、旋涂介电质、镀覆、其他适当的方法、或上述的组合)于基板12之上形成层间介电层42–48及/或蚀刻停止层52–56。在一些实现中，层间介电层42–48及/或蚀刻停止层52–56经由流动式化学气相沉积工艺(flowable CVD(FCVD)process)形成，举例而言，流动式化学气相沉积工艺包括于基板12之上沉积可流动的材料(例如：液体化合物)并经由适当的技术(例如：热退火及/或紫外线辐射处理)将此可流动的材料转化成固体材料。在沉积层间介电层42–48及/或蚀刻停止层52–56之后，进行化学机械研磨工艺及/或其他平坦化工艺，使得层间介电层42–48及/或蚀刻停止层52–56具有总体上平坦的表面。
装置层级接触部(device-level contact)60、装置层级接触部62、装置层级接触部64、导孔70、导孔72、导孔74、导线80、导线82、导线84、导孔90、导孔92以及导孔94设置于层间介电层42–48中以形成互连结构。装置层级接触部60–64(亦称为局部互连或局部接触部)将集成电路装置特征部件电性耦接及/或物理耦接至多层互连特征部件40的其他导电特征部件。举例而言，装置层级接触部60为金属至多晶接触部(metal-to-poly(MP)contact)，其通常指的是连接至栅极结构(例如：多晶栅极结构或金属栅极结构)的接触部或栅极接触部。在所述的实施例中，装置层级接触部60设置于栅极结构20B(更进一步而言，金属栅极堆叠部22B)之上，使得装置层级接触部60将栅极结构20B连接至导孔70。装置层级接触部60延伸穿过层间介电层44以及蚀刻停止层52，但本发明实施例涵盖装置层级接触部60延伸穿过超过一个多层互连特征部件40的层间介电层及/或蚀刻停止层的实施例。在进一步的例子中，装置层级接触部62与装置层级接触部64为金属至装置接触部(metal-to-device(MD)contacts)，其通常指的是连接至集成电路装置10的导电区域(例如：源极/漏极区域)的接触部。在所述的实施例中，装置层级接触部62与装置层级接触部64设置在对应的外延源极/漏极特征部件30之上，使得装置层级接触部62与装置层级接触部64各自将外延源极/漏极特征部件30连接至导孔72与导孔74。装置层级接触部62与装置层级接触部64延伸穿过层间介电层42、层间介电层44以及蚀刻停止层52，但本发明实施例涵盖装置层级接触部62及/或装置层级接触部64延伸穿过超过一个多层互连特征部件40的层间介电层及/或蚀刻停止层的实施例。在一些实现中，装置层级接触部60–64为中段工艺导电特征部件，装置层级接触部60–64将前段工艺导电特征部件(举例而言，栅极结构20A–20C及/或外延源极/漏极特征部件30)连接至后段工艺导电特征部件(举例而言，导孔70–74)，由此将前段工艺导电特征部件电性及/或物理耦接至后段工艺导电特征部件。
导孔70–74以及导孔90-94将多层互连特征部件40的导电特征部件电性耦接及/或物理耦接至另一导电特征部件。举例而言，导孔70设置于装置层级接触部60之上，使得导孔70将装置层级接触部60连接至导线80；导孔72设置于装置层级接触部62之上，使得导孔72将装置层级接触部62连接至导线82；导孔74设置于装置层级接触部64之上，使得导孔74将装置层级接触部64连接至导线84。此外，导孔90–94各自设置于导线80、82以及84之上，使得导孔90–94将导线80、82以及84连接至多层互连特征部件40的其他导线(未绘示于图中)。在所述的实施例中，导孔70–74延伸穿过层间介电层46与蚀刻停止层54，且导孔90–94延伸穿过层间介电层48以接触导线80–84，但本发明实施例涵盖导孔70–74以及导孔90–94延伸穿过超过一个多层互连特征部件40的层间介电层及/或蚀刻停止层的实施例。在一些实现中，导孔70–74为后段工艺导电特征部件，导孔70–74将中段工艺导电特征部件(举例而言，装置层级接触部60–64)连接至后段工艺导电特征部件(举例而言，导线80–84)，由此将中段工艺导电特征部件电性及/或物理耦接至后段工艺导电特征部件。在一些实现中，导孔90–94为后段工艺导电特征部件，导孔90–94使不同的层间介电层中的后段工艺导电特征部件彼此互连，例如：将导线80–84连接至设置于层间介电层42–48上方的其他层间介电层(未绘示于图中)中的导线(未绘示于图中)，由此电性及/或物理耦接集成电路装置10之后段工艺导电特征部件。装置层级接触部60–64、导孔70–74、导线80–84以及导孔90–94包括任何适当的导电材料，例如：Ru、Co、W、Cu、其他适当的导电材料、或上述的组合。
实施来形成导电多层互连特征部件(例如：装置层级接触部或导孔)的工艺通常包括在导电特征部件(例如：金属栅极结构、源极/漏极特征部件、装置层级接触部等)之上形成层间介电层、图案化层间介电层以形成开口、沉积一个或多个衬于开口的底部与侧壁表面的阻障层、以导电材料填充开口以直接接触开口中的阻障层。阻障层(或可称为“黏胶层(glue layers)”)被用来充当某些导电块状材料的扩散阻障层及/或充当黏着层以避免导电特征部件的各材料层发生脱落的情况，举例而言，阻障层可包括Ti、Ta、TiN、TaN、其他材料、或上述的组合。然而，由于阻障层的电阻通常高于包括在导电多层互连特征部件中的导电块状材料的电阻，因此阻障层增加了多层互连特征部件的接触电阻。此外，随着多层互连特征部件尺寸(亦即，开口尺寸)的缩小以及深宽比的增加，因为阻障层形成于开口的底部与侧壁表面上，阻障层可能会限制可于开口中沉积的导电块状材料的数量，这进一步影响多层互连特征部件的接触电阻。为了解决这些挑战(难题)与其他挑战，本发明实施例提供形成导电多层互连特征部件的方法，其经由减少形成于开口中的阻障层材料的数量而改善接触电阻。再者，本发明实施例亦提供通过改进的导电材料的成分来形成导电多层互连特征部件。
图2A为半导体结构100A的放大的局部示意图，半导体结构100A为根据本发明实施例各层面的集成电路装置10的一部分。半导体结构100A包括金属栅极堆叠部22B、设置于金属栅极堆叠部22B之上的装置层级接触部60、以及设置于装置层级接触部60之上的导孔70，装置层级接触部60延伸穿过蚀刻停止层52与层间介电层44以使金属栅极堆叠部22B互连至导孔70，导孔70延伸穿过蚀刻停止层54与层间介电层46以使装置层级接触部60互连至其他后段工艺特征部件(例如：导线80(图1))。在图2A中，金属栅极堆叠部22B设置于层间介电层42中且可还包括如间隔物的特征部件(未绘示于图中)，装置层级接触部60设置于层间介电层44中以及金属栅极堆叠部22B之上，且导孔70设置于层间介电层46中以及装置层级接触部60之上。在一些实现中，半导体结构100A省略了蚀刻停止层52及/或蚀刻停止层54。为了清楚起见，图2A经简化以较佳地理解本发明实施例的概念。其他特征部件可被加入半导体结构100A中，且在半导体结构100A其他的实施例中，一些后文所述的特征部件可被取代、修饰或省略。
金属栅极堆叠部22B与导孔70已在前文图1详细说明。装置层级接触部60包括设置于金属栅极堆叠部22B的顶表面之上的阻障层112以及设置于阻障层112之上的导电块状层114。阻障层112定义装置层级接触部60的底表面且可包括Ti、Ta、Al、其他适当的材料、或上述的组合。在一些实施例中，阻障层112不含氮。在一些实施例中，阻障层112包括钨(W)。包括在阻障层112中的W的数量可至少为0.1wt％且可高达5wt％。在一些实施例中，阻障层112被配置来作为扩散阻障层，以避免导电块状层114中的导电材料扩散进入周围的材料层(例如：层间介电层44及/或金属栅极堆叠部22B)。在更进一步的实施例中，阻障层112被配置来去除设置于其下方的金属栅极堆叠部22B中的氧，由此降低金属栅极堆叠部22B中的材料层的氧化数量并且降低在装置层级接触部60与金属栅极堆叠部22B之间的界面的接触电阻。在一些实施例中，阻障层112包括至少一材料层。
导电块状层114直接接触层间介电层44，这定义了装置层级接触部60的侧壁表面。导电块状层114可包括任何适当的导电材料，例如：Ru、Co、W、Cu、其他适当的导电材料、或上述的组合。在一些实施例中，导电块状层114包括电阻率低于W的材料。在所述的实施例中，导电块状层114包括Ru、Co、或上述的组合，且可以由下而上选择性成长工艺(bottom-upselective growth process)形成导电块状层114，亦即，导电块状层114选择性地形成于阻障层112之上且不沿着以层间介电层44定义的侧壁形成。值得注意的是，例如Ru与Co的材料因其电子平均自由径小于W，其电阻率低于W。上述电阻率的减小导致导电块状层114中较低的接触电阻，这随着特征部件尺寸的缩小而特别具有优势。此外，因为Ru及/或Co扩散至周围材料层(例如：层间介电层44及/或金属栅极堆叠部22B)的程度远低于W，当使用Ru及/或Co作为导电块状层114时，充当扩散阻障层的阻障层112的数量可被减少(相较于使用W时通常所需要的数量)。经由减少阻障层112的数量，可增加形成于阻障层112之上的导电块状层114的数量，进一步降低了装置层级接触部60的接触电阻。虽然没有绘示于图中，在一些实现中，装置层级接触部60可还包括其他材料层，例如：盖层、黏着层、其他适当的材料层、或上述的组合。
图2B为半导体结构100B的放大的局部示意图，半导体结构100B为根据本发明实施例各层面的集成电路装置10的一部分。半导体结构100B包括外延源极/漏极特征部件30、设置于外延源极/漏极特征部件30之上的硅化物层128、设置于硅化物层128之上的装置层级接触部64、以及设置于装置层级接触部64之上的导孔74，装置层级接触部64延伸穿过蚀刻停止层52与层间介电层44以使外延源极/漏极特征部件30互连至导孔74，导孔74延伸穿过蚀刻停止层54与层间介电层46以使装置层级接触部64互连至其他后段工艺特征部件(例如：导线84(图1))。在一些实现中，半导体结构100B省略了蚀刻停止层52及/或蚀刻停止层54。为了清楚起见，图2B经简化以较佳地理解本发明实施例的概念。其他特征部件可被加入半导体结构100B中，且在半导体结构100B其他的实施例中，一些后文所述的特征部件可被取代、修饰或省略。
外延源极/漏极特征部件30与导孔74已于前文配合图1详细说明。硅化物层128包括Si以及至少一金属元素，例如：Ti、Ta、Al、其他适当的金属元素、或上述的组合。在所述的实施例中，硅化物层128包括形式为TiSi及/或TiSi2的Si与Ti。装置层级接触部64包括设置于硅化物层128的顶表面之上的阻障层122、以及设置于阻障层122之上的导电块状层126。阻障层122定义装置层级接触部64的底表面。阻障层122可类似于半导体结构100A的阻障层112且可包括Ti、Ta、Al、其他适当的材料、或上述的组合。在一些实施例中，阻障层122不含氮。在一些实施例中，阻障层122包括W。包括在阻障层122中的W的数量可至少为0.1wt％且可高达5wt％。
导电块状层126直接接触层间介电层44，这定义了装置层级接触部64的侧壁表面。导电块状层126可类似于导电块状层114且可包括Ru、Co、W、Cu、其他适当的导电材料、或上述之组合。在一些实施例中，导电块状层126包括电阻率低于W的材料。在所述的实施例中，导电块状层126包括Ru、Co、或上述的组合，且可以由下而上选择性成长工艺(bottom-upselective growth process)形成导电块状层126，亦即，导电块状层126选择性地形成于阻障层122之上且不沿着以层间介电层44定义的侧壁形成。虽然没有绘示于图中，在一些实现中，装置层级接触部64可还包括其他材料层，例如：盖层、黏着层、其他适当的材料层、或上述的组合。
图2C为半导体结构100C的放大的局部示意图，半导体结构100C为根据本发明实施例各层面的集成电路装置10的一部分。半导体结构100C包括装置层级接触部62、设置于装置层级接触部62之上的导孔72、以及设置于导孔72之上的导线82，导孔72延伸穿过蚀刻停止层54与层间介电层46以使装置层级接触部62互连至导线82，导线82延伸穿过蚀刻停止层56与层间介电层48以使导孔72互连至其他后段工艺特征部件。在一些实现中，半导体结构100C省略了蚀刻停止层54及/或蚀刻停止层56。为了清楚起见，图2C经简化以较佳地理解本发明实施例的概念。其他特征部件可被加入半导体结构100C中，且在半导体结构100C其他的实施例中，一些后文所述的特征部件可被取代、修饰或省略。
装置层级接触部62与导线82已于前文参照图1详细描述。导孔72包括设置于装置层级接触部62的顶表面之上的阻障层132以及设置于阻障层132之上的导孔块状层134。阻障层132定义导孔72的底表面。阻障层132可类似于半导体结构100A的阻障层112或半导体结构100B的阻障层122，且可包括Ti、Ta、Al、其他适当的材料、或上述的组合。在一些实施例中，阻障层132不含氮。在一些实施例中，阻障层132包括W。包括在阻障层132中的W的数量可至少为0.1wt％且可高达5wt％。
导孔块状层134直接接触层间介电层46，这定义了导孔72的侧壁表面。导孔块状层134可类似于导电块状层114或导电块状层126，且可包括Ru、Co、W、Cu、其他适当的导电材料、或上述的组合。在一些实施例中，导孔块状层134包括电阻率低于W的材料。在所述的实施例中，导孔块状层134包括Ru、Co、或上述组合，且可以由下而上选择性成长工艺(bottom-up selective growth process)形成导孔块状层134，亦即，导孔块状层134选择性地形成于阻障层132之上且不沿着以层间介电层46定义的侧壁形成。虽然没有绘示于图中，在一些实现中，导孔72可还包括其他材料层，例如：盖层、黏着层、其他适当的材料层、或上述的组合。
根据本发明实施例各层面，图3为制造具有如图2A–图2C所示结构的半导体装置的方法200的流程图。在区块210，方法200提供(或者被提供)设置于基板之上的具有导电特征部件(例如：金属栅极堆叠部与外延源极/漏极特征部件)的半导体装置。在区块220，方法200于导电特征部件之上形成装置层级接触部。在区块230，方法200于装置层级接触部之上形成导孔接触部。在区块240，方法200于导孔接触部之上形成导线。在区块250，方法200对半导体装置进行其他制造步骤。可于方法200之前、之中、以及之后提供其他步骤，且针对方法200的其他实施例，一些所述的步骤可被移动、取代或省略。
根据本发明实施例各层面，图4为制造导电特征部件(例如：如图2A–图2C图所示的半导体结构100A–100C各自的装置层级接触部60、装置层级接触部64、或导孔72)的方法300的流程图。在一些实现中，方法300可被用在方法200的区块220或区块230，这取决于特定的设计需求。具体而言，在区块310，方法300于第一导电特征部件(例如：图2A–图2C中各自对应于半导体结构100A–100C的金属栅极堆叠部22B、外延源极/漏极特征部件30或装置层级接触部62)上方的介电层中形成开口。在区块320，方法300于开口的侧壁表面与底表面上以及介电层的顶表面上形成阻障层。在本发明实施例中，阻障层可包括超过一个副层，于后文将详细说明。在区块330，方法300使用氧等离子体来氧化阻障层的部分。在区块340，方法300蚀刻阻障层的被氧化的部分，使得阻障层的一部分残留在开口的底表面上。在区块350，方法300于阻障层的残留部分之上选择性地沉积导电材料以形成第二导电特征部件(例如：图2A–图2C中各自对应于半导体结构100A–100C的装置层级接触部60、装置层级接触部64或导孔72)。在区块360，方法300平坦化装置层级接触部的顶表面。可于方法300之前、之中、以及之后提供其他步骤，且针对方法300的其他实施例，一些所述的步骤可被移动、取代或省略。
根据本发明实施例各层面，图5A–图5G、图5I以及图5J为于与方法200及/或方法300相关的各制造阶段的半导体结构500部分或整体的局部示意图。图5A–图5G、图5I以及图5J经简化以较佳地理解本发明实施例的发明概念。其他特征部件可被加入半导体结构500中，且在半导体结构500其他的实施例中，一些后文所述的特征部件可被取代、修饰或省略。
在图5A中，回来参照方法200的区块210，提供基板510，基板510具有设置于其上的导电特征部件522。基板510类似于图1所描绘的基板12。导电特征部件522可为前段工艺特征部件(例如：图1与图2A–图2C所描绘的金属栅极堆叠部22B或外延源极/漏极特征部件30)或为中段工艺特征部件(例如：图1与图2A–图2C所描绘的装置层级接触部62)。虽然未绘示于此，导电特征部件522亦可为后段工艺特征部件，例如：图1所描绘的导孔70–74或导线80–84。在所述的实施例中，导电特征部件522形成于介电层528中，介电层528类似于图1与图2A–图2C所描绘的层间介电层42–48。在一些实现中，导电特征部件522经由任何适当的沉积工艺(举例而言，物理气相沉积、化学气相沉积、原子层沉积、或其他适当的沉积工艺)形成。
介电层530形成于导电特征部件522之上，介电层530类似于图1与图2A–图2C所描绘的层间介电层42–48。举例而言，可进行化学气相沉积、等离子体辅助化学气相沉积、旋涂介电质、其他适当的工艺、或上述的组合以于导电特征部件522之上沉积低介电常数介电材料，由此形成介电层530。如此所述，在形成介电层530之前，类似于图1与图2A–图2C所描绘的蚀刻停止层52–56的蚀刻停止层532(或接触蚀刻停止层532)可形成于介电层528与导电特征部件522之上，但本发明实施例涵盖半导体结构500省略蚀刻停止层532的实施例。蚀刻停止层532包括蚀刻特性与介电层530的材料不同的材料，且可例如包括氮化硅。
在图5B中，回来参照方法300的区块310，经由图案化工艺于介电层530(以及在一些实现中的蚀刻停止层532)中形成开口540。开口540包括以导电特征部件522的顶表面定义的底表面538以及以介电层530定义的侧壁表面534与536。在所述的实施例中，开口540延伸穿过介电层530与蚀刻停止层532。开口540具有以介电层530(以及蚀刻停止层532)定义的侧壁以及以导电特征部件522定义的底表面。图案化工艺包括光刻工艺及/或蚀刻工艺。举例而言，开口540的形成包括进行光刻工艺以于介电层530之上形成图案化光刻胶层，并进行蚀刻工艺以将定义于图案化光刻胶层中的图案转移至介电层530。光刻工艺可包括于介电层530上形成光刻胶层(未绘示于图中)(举例而言，经由旋转涂布)，进行曝光前烘烤工艺、使用掩模进行曝光工艺、进行曝光后烘烤工艺、以及进行显影工艺。在曝光工艺中，光刻胶层被暴露于辐射能量(例如；紫外光(UV light)、深紫外光(DUV light)、极紫外光(EUVlight))，其中取决于掩模的掩模图案及/或掩模类型(举例而言，二元式掩模、相移掩模(phase shift mask)或极紫外光掩模(EUV mask))，掩模遮蔽、传递、及/或反射辐射线至光刻胶层，使得图案被投射至与掩模图案相应的光刻胶层。因为光刻胶层对于辐射能量敏感，光刻胶层的露出部分发生化学变化，且取决于光刻胶层的特性以及用于显影工艺中的显影剂的特性，光刻胶层的露出(或未露出)的部分于显影工艺中被溶解。在显影之后，图案化的光刻胶层包括与掩模相应的光刻胶图案。蚀刻工艺使用图案化光刻胶层作为蚀刻掩模以移除介电层530的部分。蚀刻工艺可包括干式蚀刻工艺(举例而言，反应式离子蚀刻(RIE)工艺)、湿式蚀刻工艺、其他适当的蚀刻工艺、或上述的组合。在蚀刻工艺之后，将图案化的光刻胶层从介电层530移除，举例而言，经由光刻胶剥离工艺。在一些实现中，图案化的光刻胶层被用来作为蚀刻掩模以移除蚀刻停止层532的部分而延伸开口540，由此露出导电特征部件522。可进行各种选择性蚀刻工艺。作为替代方案，可使用其他方法实施或替代曝光工艺，例如：无掩模光刻(maskless lithography)、电子束写入(electron-beam(e-beam)writing)、离子束写入(ion-beam writing)、及/或纳米转印技术(nanoimprinttechnology)。
在图5C与图5D中，参照区块320，副层542以及副层543(共同称为阻障层544)形成于开口540中以及介电层530的顶表面之上。在许多实施例中，副层542与543的成分组成与形成方法皆不同，于后文将详细说明。副层542包括金属，例如：Ti、Ta、Al、其他适当的金属、或上述的组合，且可实质上不含氮。副层542可经由适当的沉积工艺形成，例如：物理气相沉积、化学气相沉积、原子层沉积、其他适当的方法、或上述的组合。在所述的实施例中，于沉积工艺502使用定向式(directional)物理气相沉积工艺沉积副层542，使得其沉积于开口540的底表面538以及介电层530的顶表面上，但仅极少地沉积于开口540的侧壁表面534与536上。在一些实施例中，少量的(例如：厚度小于约10埃)副层542(称为副层542的侧壁残留部分)沉积在开口540的侧壁表面534与536上，其在后文将详述的后续工艺中将被完全氧化并移除。相反地，形成于开口540的底表面538上以及介电层530的顶表面上的副层542的厚度可至少为30埃。可以定向式沉积(例如：物理气相沉积)工艺实施沉积工艺502。在一个如此的例子中，用以形成副层542的位于物理气相沉积腔体中且包括期望金属(例如：Ti或Ta)的目标物被高能量源(例如：热、电流、等离子体等)轰炸，进而释放沉积于半导体结构500之上的粒子。物理气相沉积的定向式沉积可经由将目标物倾斜、高能量源、及/或调整物理气相沉积腔体中所实施的电场或磁场的强度而达成。举例而言，半导体结构500可设置于式样架(sample holder(例如：静电吸盘，或称为“E-chuck”))上，定向式沉积可经由使用配置在式样架上的自动调谐电容系统(automatic capacitance tuner(ACT)system)引导高能量沉积粒子(例如：离子化粒子)而达成。经由使用ACT系统(举例而言，以射频(radio-frequency或RF)功率驱动)调整E-chuck的偏压，可轻易地在朝向半导体结构500的期望的方向上吸引并使离子化粒子加速。在进一步的例子中，可经由沉积工艺502形成副层542至厚度t1，厚度t1可为约30埃至约60埃。
在图5D中，仍参照区块320，副层543随后于沉积工艺504中形成于副层542之上以及开口540的侧壁表面534与536上。副层543包括氮化物(例如：TiN、TaN)、其他适当的材料、或上述的组合。若有任何副层542的侧壁残留部分出现在开口540的侧壁上，其厚度小于副层543的厚度。可经由任何适当的沉积工艺形成副层543，例如：化学气相沉积、原子层沉积、物理气相沉积、其他适当的方法、或上述的组合。在所述的实施例中，经由如原子层沉积的方法于开口540以及介电层530的顶表面上共形地沉积副层543。在一个如此的例子中，可在约250摄氏度至约400摄氏度的温度下、以及在约0.5Torr(托)至约5.0Torr的压力下使用原子层沉积工艺沉积副层543。在一些实施例中，在实施沉积工艺502与504之后，氮原子从副层543扩散至副层542。在一些实施例中，副层543可形成至厚度t2，厚度t2小于副层542的厚度t1。一方面而言，副层543需具有一实质上的厚度，使得其可避免下方的副层542的部分或整体于后续的制造过程中被氧化及移除。另一方面而言，副层543需够薄，使其可在后续的制造过程中被轻易地移除。因此，在许多例子中，t2与t1的比值可为1:3至约5:6。
在一些实施例中，方法300可在沉积工艺502与504之后实施退火工艺。如图2B所描绘，退火工艺被配置来在副层542与下方外延源极/漏极特征部件30之间的界面形成硅化物层(例如：硅化物层128)。可经由快速热退火工艺(rapid thermal annealing(RTA)process)、其他适当的方法、或上述的组合进行退火工艺。在一个如此的例子中，经由快速热退火工艺在约575摄氏度进行退火工艺约15秒，上述温度适合于外延源极/漏极特征部件30中的硅原子与副层542的金属元素(例如：Ti、Ta、Al、及/或其他适当的金属元素)反应。因此，所形成的硅化物层包括Si以及至少一金属元素(例如：Ti、Ta、Al、及/或适当的金属元素)。
在图5E中，参照区块330，对半导体结构500施加氧化工艺506(例如：施加氧等离子体)以氧化部分的阻障层544。在许多实施例中，形成于介电层530的顶表面之上的副层542与副层543、以及开口540的底表面538与侧壁表面534与536之上的副层543皆被氧化工艺506完全地氧化，由此形成包括金属氧化物的氧化层546。在一些实施例中，副层542的任何的侧壁残留部分亦与副层543一起被氧化工艺506氧化。氧化层546可包括O、N、Ti、Ta、其他适当的材料、或上述的组合。在一些副层543包括TiN且副层542包括Ti的实施例中，氧化层546包括Ti、O、及/或N(例如：氧化钛及/或氮氧化钛)。在一些例子中，可在约160摄氏度至约250摄氏度的温度下以约2000sccm(standard cubic center meter per minute)至约6000sccm的氧流量形成氧等离子体来实施氧化工艺506。可调整上述温度与氧流量以确保阻障层544的露出部分(亦即，形成于介电层530的顶表面之上的副层542与543以及形成于开口540之中的副层543)被完全氧化。因此，低于约160摄氏度的温度以及低于约2000sccm的氧流量可能不足以将阻障层544的露出部分完全氧化。另一方面，高于约250摄氏度的温度以及高于约6000sccm的氧流量可能使半导体结构500的其他组件遭受不利的氧化。可经由氧化工艺506的处理时间控制副层543的氧化。在一例示性的实施例中，超过约60秒但少于约90秒的处理时间确保副层543被完全氧化且至少一部分的副层542被部分氧化(如后文将详述的内容)。应注意的是，根据本发明实施例，在实施氧化工艺506之后，至少一部分的副层542保持未被氧化。因此，处理时间可能不超过90秒。
在一些实施例中，仍参照图5E，氧化工艺506亦部分地氧化副层542(亦即，氧化形成于底表面538之上的副层542的顶部542top)，但副层542的底部542bottom仍维持未被氧化。换句话说，副层542的底部542bottom不含氧，且氧化层546包括氧化的顶部542top以及氧化的副层543。因此，在氧化工艺506之后，t3(底部542bottom的厚度)小于t1，且厚度t4(设置于底部542bottom之上的氧化层546的部分的厚度)大于t2(实施氧化工艺506的前副层543的厚度)。在一些例子中，t3为约10埃至约30埃。如前文所述，可经由在氧化工艺506中实施至少约60秒但少于约90秒的氧等离子体处理来达成副层542的部分氧化。在参照图5F的替代性的实施例中，氧化工艺506未氧化设置于导电特征部件522(亦即，底表面538上)之上的副层542，而是仅氧化介电层530的顶表面之上的部分，使得t3类似于t1且t4类似于t2。应注意的是，若所实施的处理时间小于约60秒，副层542可能不会被部分氧化且可能保持未被氧化。未被氧化的副层542(例如：底部542bottom-)残留在导电特征部件522之上以形成类似于参照图2A–图2C所描绘的阻障层112、122、及/或132的最终阻障层。后文的内容将接续图5E的实施例作为非限定性的例子。
可能导致副层542的部分氧化的一个因素是氧化工艺506中所实施的氧等离子体的负载效应(loading effect)。随着特征部件尺寸缩小，集成电路制造中所形成的开口的深宽比(亦即，特征部件的高度与特征部件的宽度的比值)因而变大。举例而言，开口540的宽度可为约10nm至约15nm，且其深宽比(亦即，开口的高度与宽度的比值)可为约5:1至约10:1。大的深宽比可能会限制提供至开口540的底表面538的氧等离子体的数量，因而降低副层542的氧化程度。
在图5G中，参照区块340，对半导体结构500施加蚀刻工艺以选择性地移除形成于开口540中以及介电层530的顶表面之上的氧化层546，留下未氧化的底部542bottom(或如图5F所绘示的未氧化的副层542)设置于导电特征部件522之上。换句话说，残留的底部542bottom不含氧。可以任何适当的方法实施蚀刻工艺，例如：干式蚀刻工艺、湿式蚀刻工艺、反应式离子蚀刻工艺、其他适当的蚀刻工艺、或上述的组合。在许多的实施例中，经由使用蚀刻剂气体508的干式蚀刻工艺进行蚀刻工艺，蚀刻剂气体508包括W、Ta、Cl、其他适当的元素、或上述的组合。蚀刻剂气体508的非限定的例子包括氯化钨(例如：WCl5)、氯化钽(例如：TaCl5)、或上述的组合。在所述的实施例中，蚀刻剂气体508包括WCl5。因为蚀刻剂气体508(例如：WCl5与TaCl5)只和金属氧化物(例如：氧化钛及/或氮氧化钛、或氧化钽及/或氮氧化钽)反应，氧化层546于蚀刻工艺中被选择性地蚀刻，而残留在导电特征部件522之上的未氧化的底部542bottom则未被蚀刻。举例而言，如图5H示意性绘示的内容，WCl5与氧化钛及/或氮氧化钛之间的反应至少可产生WOCl4以及TiCl4，这两者都是可以被从半导体结构500移除的气体种类(gaseous species)。在许多实施例中，上述氧化层546的选择性移除增加了开口540中的可用的空间，使其可容纳较多数量的导电材料(例如：后文所述的导电块状层550)沉积于其中，由此降低后续形成的导电特征部件(例如：导电特征部件552)的整体接触电阻。再者，增加开口540中可用的空间降低了开口540的深宽比，而可较轻易且完整地以导电材料填充开口540。
在一些例子中，在约300摄氏度至约500摄氏度的温度下在约为5Torr至约15Torr的压力下使用蚀刻剂气体以实施蚀刻工艺。温度与压力的范围不限定于在此所述的例子，且可经调整而达到最佳的蚀刻结果。
在一些实施例中，由于在区块340的蚀刻工艺，来自于蚀刻剂气体508的含钨或含钽的残留物沉积于未氧化的底部542bottom之上，但未沉积于开口540的侧壁表面534与536之上。在一些实施例中，含钨或含钽的残留物形成于未氧化的底部542bottom的顶表面之上，其浓度至少为约0.1wt％。
在图5I中，参照区块350，导电块状层550沉积于开口540中且完全填充开口540。导电块状层550具有由副层542的未氧化部分定义的底表面，且导电块状层550的侧壁表面由介电层530(以及蚀刻停止层532)定义且直接接触介电层530(以及蚀刻停止层532)。导电块状层550可包括Ru、Co、W、Cu、其他适当的导电材料、或上述的组合，且可经由任何适当的方法(例如：化学气相沉积、物理气相沉积、原子层沉积、镀覆、其他适当的方法、或上述的组合)沉积导电块状层550。在一些实施例中，导电块状层550包括电阻率比钨低的材料。
在一些实施例中，导电块状层550包括Ru、Co、或上述的组合，且可经由使用选择性化学气相沉积工艺沉积导电块状层550。在所述的实施例中，导电块状层550以由下而上的方式填充开口540。换句话说，导电块状层550先选择性地成长在未氧化的底部542bottom上而不成长在介电层530上，然后持续成长在其自身之上而不成长在介电层530之上。在一些实施例中，选择性沉积工艺所产生的导电块状层的顶表面具有凸起的曲率(raisedcurvature)但不会延伸扩张而接触到介电层530的顶表面。在一些例子中，经由适当的沉积工艺实施导电块状层550的选择性沉积，例如：化学气相沉积。然而，在一些层面中，Ru与Co的选择性沉积不同于非选择性沉积工艺。举例而言，在沉积导电块状层550之前，可实施预清洗工艺以移除未氧化的底部542bottom之上的任何金属氧化物。为了形成钴基(Co-based)导电块状层550，可能会使用如CpCo(CO)2的前驱物，而为了形成钌基(Ru-based)导电块状层550，可能会使用如Ru3(CO)12的前驱物。此外，相较于涉及相同材料的非选择性沉积，Co与Ru的选择性沉积在较低的温度与压力下实施。举例而言，可在约150摄氏度至约225摄氏度的温度下，以约2Torr至约20Torr的前驱物压力来实施Co的选择性沉积。可在约138摄氏度至约235摄氏度的温度下，以约2Torr至约15Torr的前驱物压力来实施Ru的选择性沉积。当然，其他工艺温度与压力数值亦可应用于本发明实施例。在更进一步的例子中，导电块状层550可形成至厚度约为300埃至约1500埃，这可经由控制沉积时间来调整。由于可经由调整导电块状层550的厚度而达到具体的设计需求，本发明实施例未特别限定导电块状层550的厚度。
在图5J中，参照区块360，经由如化学机械研磨的工艺平坦化导电块状层550以形成导电特征部件552。取决于具体的设计需求，导电特征部件552可类似于如图1及图2A–图2C所描绘的装置层级接触部60(例如：栅极接触部)、装置层级接触部64(例如：外延源极/漏极接触部)、或导孔72。
本发明实施例还提供了制造半导体结构的方法600，其类似于参照图5A–图5G、图5I以及图5J所描绘的半导体结构500。参照图6，在区块610，方法600提供第一导电特征部件，第一导电特征部件包括形成于其上的介电层。第一导电特征部件可类似于前述的导电特征部件522，且介电层可类似于前述的介电层530。在区块620，方法600于介电层中形成开口(例如：栅极接触开口)以露出第一导电特征部件的一部分，此开口类似于前述的开口540。在区块630，方法600于第一导电特征部件以及介电层的顶表面之上形成第一阻障层，且于第一阻障层之上并沿着开口的侧壁形成第二阻障层，第一阻障层类似于前述的阻障层544的副层542且第二阻障层类似于前述的阻障层544的副层543。在区块640，方法600移除第二阻障层且视情况移除第一阻障层的一部分，这导致第一阻障层的残留部分设置于导电特征部件之上。在许多实施例中，在区块640被移除的第一与第二阻障层的部分类似于前述的氧化层546，且残留部分类似于前述的设置于导电特征部件522之上的未氧化的底部542bottom或未氧化的副层542。在区块650，方法600于第一阻障层的残留部分之上形成第二导电特征部件，第二导电特征部件类似于前述的导电特征部件552。可于方法600之前、之中、以及之后提供其他步骤，且针对方法600的其他实施例，一些所述的步骤可被移动、取代或省略。
更进一步而言，本发明实施例提供制造半导体结构的方法700，其类似于参照图5A–图5G、图5I以及图5J所描绘的半导体结构500。参照图7，在区块710，方法700提供形成于金属栅极结构之上的层间介电层。金属栅极结构可类似于前述的导电特征部件522且层间介电层可类似于前述的介电层530。在区块720，方法700将层间介电层图案化以于金属栅极结构之上形成开口(例如：栅极接触开口)，此开口类似于前述的开口540。在区块730，方法700于金属栅极结构之上以及层间介电层的顶表面之上沉积第一阻障层，第一阻障层类似于副层542。在区块740，方法700于第一阻障层之上并沿着开口的侧壁沉积第二阻障层以直接接触层间介电层，第二阻障层类似于副层543。在区块750，方法700对第一与第二阻障层进行氧化工艺，使得第二阻障层被氧化且设置于层间介电层的顶表面之上的第一阻障层的部分亦被氧化。在许多实施例中，氧化的第二阻障层以及第一阻障层的氧化部分共同形成类似于前述的氧化层546的氧化阻障层。在区块760，方法700移除氧化阻障层，留下第一阻障层的残留部分设置于金属栅极结构之上，第一阻障层的残留部分类似于前述的未氧化的底部542bottom。在区块770，方法700于第一阻障层的残留部分之上沉积类似于前述的导电材料550的导电材料以形成类似于前述的导电特征部件552的栅极接触部。可于方法700之前、之中、以及之后提供其他步骤，且针对方法700的其他实施例，一些所述的步骤可被移动、取代或省略。
本发明实施例提供形成导电多层互连特征部件的方法。在一些实施例中，形成导电多层互连特征部件的方法包括于导电特征部件(例如：金属栅极结构、源极/漏极外延特征部件、其他多层互连导电特征部件等)之上沉积阻障层并于后续将阻障层氧化。阻障层包括Ti、Ta、Al、TiN、TaN、及/或其他适当的材料。上述方法亦包括移除阻障层的部分、以及在阻障层的残留部分上沉积导电材料以形成多层互连特征部件。特别地，可使用包括W与Cl的蚀刻剂以选择性移除阻障层的氧化部分，使得阻障层的残留部分设置于导电特征部件之上。在一些实施例中，导电材料包括Ru、Co、及/或其他适当的材料，其以由下而上的方式选择性地在阻障层的残留部分之上成长，使得所形成的多层互连特征部件具有与周围的介电层直接接触的侧壁表面以及与阻障层的残留部分直接接触的底表面。
虽然并非用来限定，针对半导体装置及其形成工艺，本发明的一个或多个实施例包括许多的好处。然而，应理解的是，其他实施例可能提供其他优点，且未必于此公开了所有优点，且没有特定优点是所有实施例都需要的。举例而言，本发明实施例经由减少沉积于导电材料与周围的介电材料之间的界面的阻障层材料(随着特征部件尺寸的缩小，其通常会增加接触电阻)的数量而提供降低导电多层互连特征部件的接触电阻的方法。经由减少包括在导电多层互连特征部件中的阻障层材料的数量，可于被配置来形成导电多层互连特征部件的开口中沉积较多数量的导电材料，进而降低导电多层互连特征部件的接触电阻。
本发明实施例的一层面关于一种方法。上述方法包括提供第一导电特征部件。第一导电特征部件具有形成于其上的介电层。上述方法亦包括在介电层中形成开口以露出第一导电特征部件的一部分、于第一导电特征部件之上以及介电层的顶表面之上形成第一阻障层、于第一阻障层之上以及开口的侧壁上形成第二阻障层、移除第二阻障层而第一阻障层的至少一部分设置于第一导电特征部件之上、以及于第一阻障层的上述部分之上形成第二导电特征部件。第二导电特征部件的侧壁直接接触介电层。
在一些实施例中，第一阻障层的形成步骤包括实施定向式物理气相沉积工艺，且第二阻障层的形成步骤包括实施原子层沉积工艺。
在一些实施例中，第一阻障层的形成步骤包括于第一导电特征部件之上沉积钛、钽、铝、或上述的组合。
在一些实施例中，第二阻障层的形成步骤包括于第一阻障层之上以及开口的侧壁上沉积氮化钛、氮化钽、或上述的组合。
在一些实施例中，第二阻障层的移除步骤包括对第二阻障层进行氧化工艺以产生氧化的第二阻障层，以及进行蚀刻工艺以移除氧化的第二阻障层。
在一些实施例中，氧化工艺的进行产生第一阻障层的氧化部分，且蚀刻工艺的进行移除了第一阻障层的氧化部分。
在一些实施例中，蚀刻工艺的进行包括使用包括钨与氯的蚀刻剂气体。
在一些实施例中，第二导电特征部件的形成步骤包括沉积导电材料，导电材料被配置来选择性地成长于设置于第一导电特征部件之上的第一阻障层的部分上。
在一些实施例中，第二导电特征部件的形成步骤包括形成栅极接触部，栅极接触部包括钌、钴、或上述的组合。
本发明实施例的另一层面关于一种方法。上述方法包括于金属栅极结构之上提供层间介电层、图案化层间介电层以于金属栅极结构之上形成接触开口、于金属栅极结构以及层间介电层的顶表面之上沉积第一阻障层、于第一阻障层之上沉积第二阻障层。第二阻障层沿着接触开口的侧壁直接接触层间介电层。上述方法亦包括氧化第一与第二阻障层以形成氧化的第二阻障层以及第一阻障层的氧化部分、移除氧化的第二阻障层以及第一阻障层的氧化部分。第一阻障层的残留部分设置于金属栅极结构之上。上述方法亦包括于第一阻障层的残留部分之上沉积导电材料以形成栅极接触部。
在一些实施例中，第一阻障层的沉积步骤包括在金属栅极结构以及层间介电层的顶表面之上沉积钛、钽、铝、或上述的组合，且第二阻障层的沉积步骤包括在第一阻障层之上沉积氮化钛、氮化钽、或上述的组合。
在一些实施例中，第一阻障层与第二阻障层的氧化步骤包括施加氧等离子体至第一阻障层与第二阻障层。
在一些实施例中，使用包括氯化钨的蚀刻剂气体实施氧化的第二阻障层以及第一阻障层的氧化部分的移除步骤。
在一些实施例中，氧化的第二阻障层以及第一阻障层的氧化部分的移除步骤于第一阻障层的残留部分上沉积钨但未沿着接触开口的侧壁沉积钨。
本发明实施例的另一层面关于一种半导体结构。上述半导体结构包括金属栅极结构。金属栅极结构具有设置于其上的层间介电层。上述半导体结构亦包括设置于层间介电层中以及金属栅极结构之上的栅极接触部。栅极接触部的底表面是由设置于金属栅极结构之上的阻障层定义。栅极接触部的侧壁表面是由层间介电层定义。栅极接触部的侧壁表面直接接触层间介电层。
在一些实施例中，阻障层包括钛、钽、铝、或上述的组合。
在一些实施例中，阻障层不含氮。
在一些实施例中，阻障层包括钨。
在一些实施例中，栅极接触部的侧壁表面不含钨。
在一些实施例中，栅极接触部包括钌、钴、或上述的组合。
前述内文概述了许多实施例的特征部件，使本技术领域中的一般技术人员可以更加了解相应的详细说明。本技术领域中的一般技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到与在此介绍的实施例相同之目的及/或达到与在此介绍的实施例相同的优点。本技术领域中的一般技术人员也应了解这些相等的结构并未背离本发明实施例的发明精神与范围。在不背离本发明实施例的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体结构的形成方法，包括：
提供一第一导电特征部件，该第一导电特征部件具有形成于其上的一介电层；
于该介电层中形成一开口以露出该第一导电特征部件的一部分；
于该第一导电特征部件之上以及该介电层的一顶表面之上形成一第一阻障层；
于该第一阻障层之上以及该开口的多个侧壁上形成一第二阻障层；
移除该第二阻障层，而该第一阻障层的至少一部分设置于该第一导电特征部件之上；以及
于该第一阻障层的该部分之上形成一第二导电特征部件，其中该第二导电特征部件的多个侧壁直接接触该介电层。
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