CN110933003B - 基于fpga的dmrs信号生成方法 - Google Patents

Abstract

一种基于FPGA的DMRS信号生成系统及方法，包括：用于生成DMRS生成所需的给定参数的参数生成模块、跳组计算模块、译码模块、六个子单元组成的数据计算模块、用于完成整数与小数的计算的乘法模块以及三角函数模块，本发明针对协议3GPP TS 36.211 Release 15版本，实现LTE‑V基带链路系统的DMRS信号生成。同时，基于FPGA进行模块开发，在保证满足LTE‑V系统的低延时要求的前提下，尽可能的减少对FPGA的资源利用，包括DSP单元的使用。

Description

基于FPGA的DMRS信号生成方法

技术领域

本发明涉及的是一种无线通信领域的技术，具体是一种基于FPGA的解调参考信号(Demodulation Reference Signal,DMRS)生成方法，支持车联网(LTE-V)的应用场景。

背景技术

用于解决多径延时、多普勒效应等的影响，LTE引入解调参考信号(DemodulationReference Signal,DMRS)与信息一起进行传输，并在接收端侧对解调参考信号进行检测，可以得到信道状态估计矩阵，从而能够准确恢复出控制信息。

现有的DMRS实现方案采用的大多是通过DSP实现，虽然DSP编程速度快且方便，但相对FPGA而言，其在信号生成的过程中，会产生较大的延时。然而LTE系统对延时的要求较高，DSP的相对较大的延时很难满足系统要求。

现有通过FPGA生成DMRS信号，通过基序列组号生成、基序列相位计算、参考信号序列生成从而生成解调参考信号，基于FPGA进行DMRS信号的生成虽然能够较方便的生成DMRS信号，但其时钟频率受限于较低的100MHz左右且无法支持R15版本的3GPP 36.211协议。

发明内容

本发明针对现有技术存在的上述不足，提出一种基于FPGA的DMRS信号生成方法，针对协议3GPP TS 36.211 Release 15版本，实现LTE-V基带链路系统的DMRS信号生成。同时，基于FPGA进行模块开发，在保证满足LTE-V系统的低延时要求的前提下，尽可能的减少对FPGA的资源利用，包括DSP单元的使用。

本发明是通过以下技术方案实现的：

本发明涉及一种基于FPGA的DMRS信号生成系统，包括：用于生成DMRS生成所需的给定参数的参数生成模块、跳组计算模块、译码模块、六个子单元组成的数据计算模块、用于完成整数与小数的计算的乘法模块以及三角函数模块，其中：参数生成模块接收顶层的配置信息(包括系统启动信号(pssch_start_i)、PSDCH的CRC值(n_X_ID_i)及其有效信号(n_X_ID_valid_i)以及子载波数信号(M_pssch_sc_i))并分别输出群跳参数fss、循环移位序列n_cs,λ至跳组计算模块，输出模式选择信号及其有效信号给译码模块(第一译码模块、第二译码模块)和数据计算模块；跳组计算模块根据接收到的群跳参数fss及循环移位序列n_cs,λ计算生成组跳信号u及其有效信号并输出至数据计算模块；第一译码模块根据接收到的模式选择信号及组跳信号u，将组跳信号u及其有效信号输出至数据计算模块的六个子单元之一；第二译码模块根据接收到的模式选择信号及数据计算模块六个子单元输出的预处理数据，选择其中之一(六选一)输出给乘法模块；乘法模块根据接收到的预处理数据输出乘法运算值至三角函数模块；三角函数模块输出当前状态下计算得到的DMRS信号结果。

本发明涉及一种基于上述系统的FPGA的DMRS信号生成方法，包括以下步骤：

步骤1、参数生成：根据5.5.2.1子句中的参数要求生成四种PSSCH侧链传动模式的参考信号参数，即，具体为：输入的

和

生成

步骤2、跳组计算：根据输入的时隙f_gh(n_s)中的c(n)为伪随机序列，具体为：c(n)＝(x₁(n+N_C)+x₂(n+N_C))mod2，其中：x₁(n+31)＝(x₁(n+3)+x₁(n))mod2，x₂(n+31)＝(x₂(n+3)+x₂(n+2)+x₂(n+1)+x₂(n))mod2，x₁(n)的初始值为x₁(0)＝1，x₁(n)＝0，n＝1,2,…,30，x₂(n)初始值为

N_C＝1600。

对于有效c(n)，应先将对应的x₁、x₂迭代1600次，再通过上述公式生成所需的c(n)；

步骤3、第一译码：根据参数生成模块生成的选择信号，选择跳组计算模块计算得到的跳组参数u输出至对应的数据生成模块子单元中，实现一输入六输出，实现跳组计算模块的复用。

步骤4、数据计算：根据协议3GPP TS 36.211 Release 15版本中规定的DRMS信号生成公式，对于子载波数不大于24的情况，根据对应的跳组信号u值及子载波编号n查表得到当前状态下的

值，而后对其进行移位操作得到乘法计算操作前的预处理值；对于子载波数大于24的情况，将跳组信号u值及子载波编号代入相应的DMRS信号生成公式，计算得到乘法操作前的预处理值。

步骤5、第二译码：根据参数生成模块生成的选择信号，选择数据计算模块六个子单元输出之一输出至乘法模块，实现六输入一输出，实现乘法器的复用。

步骤6、乘法运算：根据第二译码模块输出的数据计算模块计算得到的预处理值，完成对预处理值运算过程中乘法运算，输出DMRS信号计算公式中的以e为底数的指数的指数部分值，并输出给三角函数计算模块。

步骤7、三角函数计算：根据乘法运算模块的输出，通过三角函数模块计算得到DMRS信号的实部与虚部，完成DMRS信号的生成。

技术效果

与现有技术相比，本发明技术效果包括：

1、本发明对DMRS生成的算法进行了化简优化，尽可能的减少了DSP单元的使用。DSP的使用会占用较大量的资源，同时加大系统延时。本发明在DMRS信号生成的过程中，充分优化了算法及电路设计，减小了运算复杂度，从而减少了对DSP单元的使用，既节约了FPGA上的硬件资源，又提高了系统的延时性能，能更好的满足LTE系统需求。

2、本发明针对最新的协议(3GPP 36.211 Release 15)要求，实现了DMRS信号的生成。对于不同的载波情况，用于提高系统性能，协议给出了更加丰富的DMRS信号生成公式及参数设定。针对这种需求，本发明实现了更多载波情况下DMRS信号生成，能更好的满足LTE-V系统的需求。

3、本发明的DMRS信号生成实现能够在更高的时钟频率下实现。LTE-V系统对系统延时的要求很高，更高的时钟频率能够保证同样的操作在更短的时间能完成。本发明由于对DMRS生成的算法及电路进行了优化，因此能够保证电路在更高的时钟频率下完成，从而减小系统延时。

附图说明

图1为本发明系统示意图；

图2为参数生成模块示意图；

图3为跳组计算模块示意图；

图4为译码模块示意图；

图5为数据计算模块示意图；

图6为ROM地址结构图；

图7为参数生成模块运行结果示例；

图8为跳组计算模块运行结果示例；

图9为译码模块运行结果示例；

图10为数据计算模块运行结果示例；

图11为乘法计算模块运行结果示例；

图12为三角函数计算模块运行结果示例；

具体实施方式

如图1所示，为本实施例涉及的一种基于FPGA的DMRS信号生成系统，包括：用于生成DMRS生成所需的给定参数的参数生成模块、跳组计算模块、译码模块、六个子单元组成的数据计算模块、用于完成整数与小数的计算的乘法模块以及三角函数模块，其中的参数，如下表所示。

表1 PSSCH参考信号参数

其中

为PSCCH计算得到的16位CRC值，

为时隙号，

为PSSCH的子载波数。

所述的参数生成模块根据表1中输入的

和

生成

其中16＝2^4，在硬件实现时，如图2所示，该参数生成模块包括：数据缓存单元和与之相连的群跳模式生成单元、循环移位序列生成单元和模式选择信号生成单元，其中：数据缓存单元分别输出子载波数信号以及CRC值至群跳模式生成单元、循环移位序列生成单元和模式选择信号生成单元；群跳模式生成单元与组跳信号生成模块相连并生成群跳参数fss；循环移位序列生成单元与群跳模式生成单元相连并传递循环移位序列；模式选择信号生成单元输出模式选择信号至译码模块。

对应于将

的二进制值右移4位，再将得到的值取dom30，从而得到最终的f_ss，图中

计算方式与f_ss相同。由表1可知，对应于不同的

其对应的正交序列

不同。mode是参数生成模块产生的片选信号，根据M_PSSCH_sc_i生成，用于译码操作产生片选信号，选通对应的模块。C_init信号是用于生成跳组信号u。

PSSCH链路支持跳组，取值范围为0～29。根据协议3GPP 36.211规定，对于支持跳组的链路，跳组信号

其中：

n_s为时隙号，取值范围为0～19。

本实施例中参数生成模块采用5大小分别为5bits、3bits、1bit、3bits和19bits的寄存器，其中：5bit存储计算得到的群跳参数，3bits存储循环移位序列，1比特存储正交序列值，3bits存储模式选择信息，19bits存储M序列初始化序列值。群跳参数、储循环移位序列、正交序列值及M序列初始化序列值根据CRC值通过移位寄存器移位判断，并在1个时钟周期内得到结果。模式选择信息根据子载波数大小得到：当子载波数为6时，系统工作在模式0下；当子载波数为12时，系统工作在模式1下；当子载波数为18时，系统工作在模式2下；当子载波数为24时，系统工作在模式3下；当子载波数为30时，系统工作在模式4下；当子载波数不小于36时，系统工作在模式5下。模式选择信号在一个时钟周期内计算得到。

所述的跳组计算模块根据输入的时隙f_gh(n_s)中的c(n)为伪随机序列，具体为：c(n)＝(x₁(n+N_C)+x₂(n+N_C))mod2，其中：x₁(n+31)＝(x₁(n+3)+x₁(n))mod2，x₂(n+31)＝(x₂(n+3)+x₂(n+2)+x₂(n+1)+x₂(n))mod2，x₁(n)的初始值为x₁(0)＝1，x₁(n)＝0，n＝1,2,…,30，x₂(n)初始值为

N_C＝1600。

对于有效c(n)，应先将对应的x₁、x₂迭代1600次，再通过上述公式生成所需的c(n)。

在硬件实现时，如图3所示，该跳组计算模块包括：M序列初始化迭代单元、数据缓存单元、群跳模式与组跳求和单元以及跳组信号计算单元，其中：数据缓存单元与群跳模式与组跳求和单元相连并将缓存的群跳参数传输给群跳和组跳信号求和单元；M序列初始化迭代单元与群跳模式与组跳求和单元相连并在M序列初始化迭代单元完成后将组跳信号输出给群跳模式与组跳求和单元；群跳模式与组跳求和单元与跳组信号计算单元相连并传输组跳信号；跳组信号计算单元输出组跳信号u至数据计算模块。

本实施例中跳组计算模块根据参数生成模块信号启动跳组信号计算操作，缓存群跳模式信号，同时进行M序列的初始化迭代(迭代1600个时钟周期)，生成组跳信号，而后将缓存的群跳模式信号与计算得到的组跳信号相加再计算模30得到跳组信号u值。该操作完成需1602个时钟周期。

所述的跳组计算模块内设有长度为31位的移位寄存器，用于存储对应的x₁、x₂的值，并且在硬件实现时，mod2相当于一次异或操作。因此，上述公式的实现可分为两部分：首先对x₁、x₂进行迭代1600次，生成有效的x₁、x₂值；然后将两个序列相同位进行异或，得到最终的有效c(n)值。

在完成了c(n)的生成后，接下来就是生成对应的f_gh(n_s)。由

可知，对于每个时隙n_s，有8个有效的c(n)。通过将c(n)进行移位求和，再取mod30，即可得到最终的f_gh(n_s)。通过将f_gh(n_s)与参数生成模块生成的f_ss相加再求mod30,得到最终的组号u。

所述的译码模块根据参数计算模块生成的PSSCH参考信号参数，产生片选信号，分别对应于片选对应的数据计算模块(第一译码模块)以及片选对应的输出(第二译码模块)，并将结果输出至乘法模块。该操作为纯组合逻辑实现，保证运算时间；如图4所示，该译码模块包括：工作模式判断单元、数据计算模块选择单元、数据计算单元、输出选择单元和乘法运算模块单元，其中：工作模式判断单元接收参数生成模块输出的模式选择信号并分别输出片选信号至数据计算模块选择单元和输出选择单元，数据计算模块选择单元根据接收到的选择信号输出选通信号选通对应的数据计算单元，数据计算单元输出片选信号选择对应的数据至输出选择单元，输出选择单元输出乘法操作预处理信号至乘法运算模块进行乘法运算处理。

本实施例中的译码模块根据参数生成模块计算得到的模式选择信息，实现一输入多输出以及多输入一输出的控制，实现资源复用，减少硬件资源的使用，其中：在跳组计算模块和六个子单元组成的数据计算模块间为一个一输入多输出的译码模块，在六个子单元组成的数据计算模块和乘法计算模块间为一个多输入一输出的译码模块。

所述的数据计算模块根据协议3GPP 36.211，DMRS符号为：

其中：α＝2πn_cs,λ/12；δ＝0；

为一基序列，对于不同的载波数其生成公式不同；n为第n个子载波；u为该时隙对应的组；v＝1。

对于不大于2个RB的链路(case0～case3)，其基序列为：

其中：

的取值与载波数相关，分为4种情况，如表2～表5所示；将该公式代入DMRS生成公式化简为：

其中2n_cs,λ在硬件实现时相当于将n_cs,λ的二进制值左移一位；

分解为

从而将乘法操作简化为加法和移位操作，减小了计算时间，如图5所示，该数据计算模块包括六个子单元，每个子单元包括：工作模式判断单元、ROM调用单元、三个模式参数计算单元、最大质数计算单元和参数计算单元，其中：工作模式判断单元接收来自第一译码模块的模式选择信号并分别输出片选信号和模式信号至ROM调用单元、第二模式参数计算单元和最大质数计算单元，ROM调用单元输出参数

至第一模式参数计算单元，最大质数计算单元输出质数

至参数计算单元，参数计算单元输出q值至第三模式参数计算单元，三个模式参数计算单元分别输出根据公式计算得到的参数值至第二译码模块。

本实施例中的数据计算模块根据子载波数的不同，协议3GPP TS 36.211 Release15版本规定了6种不同的DMRS生成参数及公式。对于子载波数为6、12、18、24的工作模式，协议规定相同的DRMS信号生成公式，但其中的参数

不同。在硬件实现时采用了4个不同的ROM存储对应的

值，根据对应的跳组信号u值及子载波编号n查表得到当前状态下的

值，而后对其进行移位操作得到乘法计算操作前的预处理值。该模式完成一次数据计算需要3个时钟周期。对于子载波数为30的工作模式，直接通过移位寄存操作得到乘法计算操作前的预处理值。该模式完成一次数据计算需2个时钟周期。对于子载波数不小于36的工作模式，需先计算得到对应的小于子载波数的最大质数

值，而后计算ZC序列参数q，然后得到乘法计算操作前的预处理值，其中：ZC序列参数q计算分为两步，先根据

值及跳组参数u计算得到

然后将

带入协议给定的计算公式，完成向下取整及去和操作，计算得到q值。该模式完成一次数据计算需4个时钟周期。

所述的乘法模块以及三角函数模块通过调用Xilinx的IP实现。

表2 载波数为1/2个RB时

的取值

表3 载波数为1个RB时

的取值

表4 载波数为3/2个RB时

的取值

表5 载波数为2个RB时

的取值

表2～表5中的参数值，采用将其存放于ROM中的处理方法。用于最大化ROM的利用，同时方便提取其中的所需数值，采用(u+n)构成所需的ROM存储地址的方法。同时以二进制00为十进制1,二进制10为十进制-1，二进制01为十进制3，二进制11为十进制-3。

如图6所示，以载波数为1/2个RB为例，具体方法如下：

(1)对于1/2个RB的情况，共需存储180个参数，因此开设一个大小为256*2比特大小的ROM，用来存储这些参数。

(2)对于第u组参数，其地址的高5位为u的二进制值，低3位为n的值。

对于载波数为5/2个RB的情况(case4)，其基序列为：

其中：u为对应的组号，n为对应的子载波号。

将该公式代入DMRS信号生成公式中，化简为：

对于n_cs,λ*n*31，可化简为n_cs,λ*n*32-n_cs,λ*n，其中：，n_cs,λ*n*32可转化为将n_cs,λ*n值左移5位。并且，由于n_cs,λ为3位二进制值，因此，n_cs,λ*n可以拆分为两个加法和三个移位操作。此外(u+1)(n+1)(n+2)*6的实现，通过调用乘法单元实现。

对于载波数不小于3个RB的情况(case5)，其基序列为：

其中：

为小于

的最大质数；q的计算公式为：

将该基序列生成公式代入DMRS生成公式化简为：

该部分的参数计算通过调用乘法单元实现。

在DMRS信号生成过程中大量使用到了取模运算及向下取整运算，包括mod2、mod8、mod30、

等，其中：mod2及mod8由于是对2的指数次幂取模，因此只需要保留指数次位的二进制值就可。

mod30运算流程为：当一个参数为x[N:0]，则求x[N:0]mod30即为求x[N:0]除以30的余数的值，结果长度为5位，可做如下化简化：

展开得

以同样的方法继续化简为：

由于本次运算的除数是上一个除数的1/2，因此需要将对应的余数乘以2，以保证二者在一个量级。

观察上式可知，可以总结出：

设余数之和为y[M:0]，则y[M:0]＝(x[4:0]+2*(x[8:5]+x[12:9]+…))

对应于取mod30，只需要求出其高y[M:5]的值及低y[4:0]值之和，即可快速得到对应的mod30的值。

在硬件实现时，可将复杂的乘法操作，转化成多个简单的加法操作，减小了计算复杂度。

除法是一个复杂的计算操作，并且在硬件实现时，并不能直接求除法操作，而需要将其转化为乘法操作。乘法操作也是一个复杂的操作。对于

的计算，也可以转化为简单的加法运算。

同样当一个参数为x[N:0]，则求

即为求x[N:0]除以31的值向下取整，结果长度为n位，可做如下化简化：

展开得

以同样的方法继续化简为：

观察上式，总结可知：

设余数之和为y[M:0]，则y[M:0]＝(x[4:0]+x[9:5]+…+x[N:5(m-1)

对应于求

只需要求出高y[M:5]的值以及判断低(y[4:0+x[N:5(m-1)]]的值与31大小，得到余数除以32的整数值，设为X，即

则：

在硬件实现时，通过该算法，可以将向下取余的复杂除法操作，转换为简单的加法操作，减小运算复杂度。

对于

的操作，只需要做如下改变即可

经过具体实际实验，在子载波数设置为25、CRC值设置为120的工作参数设置下运行上述系统，能够得到的实验数据是：

表中行代表对应DMRS所在的子载波编号，列代表对应DMRS所在的OFDM符号编号，输出结果高16位为复数虚部，低16位为复数实部，均采用16进制表示，且采用1Q14定标方式定标。

与现有技术相比，本装置的性能指标提升在于：在时间上，经过实验测试得到装置能满足工作在200MHz频率时钟下，同时生成一个DMRS信号所需要的时钟周期更短，可实现流水化的信号产生，更好的满足LTE系统要求；在硬件资源使用上，由于减少了DSP运算单元的使用，同时实现部分资源的复用，装置的资源占用更少，减少了硬件成本。

上述具体实施可由本领域技术人员在不背离本发明原理和宗旨的前提下以不同的方式对其进行局部调整，本发明的保护范围以权利要求书为准且不由上述具体实施所限，在其范围内的各个实现方案均受本发明之约束。

Claims (6)

1.一种基于FPGA的DMRS信号生成系统，其特征在于，包括：用于生成DMRS生成所需的给定参数的参数生成模块、跳组计算模块、译码模块、六个子单元组成的数据计算模块、用于完成整数与小数的计算的乘法模块以及三角函数模块，其中：参数生成模块接收顶层的配置信息及其有效信号以及子载波数信号并分别输出群跳参数、循环移位序列至跳组计算模块，输出模式选择信号及其有效信号给译码模块和数据计算模块；跳组计算模块根据接收到的群跳参数及循环移位序列计算生成组跳信号及其有效信号并输出至数据计算模块；第一译码模块根据接收到的模式选择信号将组跳信号及其有效信号选择输出至数据计算模块的六个子单元之一；第二译码模块根据接收到的模式选择信号及数据计算模块六个子单元输出的预处理数据，选择六个子单元中之一输出给乘法模块；乘法模块根据接收到的预处理数据输出乘法运算值至三角函数模块；三角函数模块输出当前状态下计算得到的DMRS信号结果；

所述的配置信息(包括系统启动信号(pssch_start_i)、PSDCH的CRC值(n_X_ID_i)；

所述的译码模块包括第一译码模块和第二译码模块。

2.根据权利要求1所述的基于FPGA的DMRS信号生成系统，其特征是，所述的参数生成模块包括：数据缓存单元和与之相连的群跳模式生成单元、循环移位序列生成单元和模式选择信号生成单元，其中：数据缓存单元分别输出子载波数信号以及CRC值至群跳模式生成单元、循环移位序列生成单元和模式选择信号生成单元；群跳模式生成单元与组跳信号生成模块相连并生成群跳参数；循环移位序列生成单元与群跳模式生成单元相连并传递循环移位序列；模式选择信号生成单元输出模式选择信号至译码模块。

3.根据权利要求1所述的基于FPGA的DMRS信号生成系统，其特征是，所述的跳组计算模块包括：M序列初始化迭代单元、数据缓存单元、群跳模式与组跳求和单元以及跳组信号计算单元，其中：数据缓存单元与群跳模式与组跳求和单元相连并将缓存的群跳参数传输至群跳模式与组跳求和单元；M序列初始化迭代单元与群跳模式与组跳求和单元相连并在M序列初始化迭代单元完成后将组跳信号输出给群跳模式与组跳求和单元；群跳模式与组跳求和单元与跳组信号计算单元相连并传输组跳信号；跳组信号计算单元输出组跳信号至数据计算模块。

4.根据权利要求1所述的基于FPGA的DMRS信号生成系统，其特征是，所述的跳组计算模块内设有长度为31位的移位寄存器，用于存储对应的x₁、x₂的值，并且在硬件实现时，mod2相当于一次异或操作，具体为：首先对x₁、x₂进行迭代1600次，生成有效的x₁、x₂值；然后将两个序列相同位进行异或，得到最终的有效c(n)值。

5.根据权利要求1所述的基于FPGA的DMRS信号生成系统，其特征是，所述的译码模块包括：工作模式判断单元、数据计算模块选择单元、数据计算单元、输出选择单元和乘法运算模块单元，其中：工作模式判断单元接收参数生成模块输出的模式选择信号并分别输出片选信号至数据计算模块选择单元和输出选择单元，数据计算模块选择单元根据接收到的片选信号输出选通信号选通对应的数据计算单元，数据计算单元输出片选信号选择对应的数据至输出选择单元，输出选择单元输出乘法操作预处理信号至乘法运算模块进行乘法运算处理。

6.一种基于权利要求1～5中任一所述系统的FPGA的DMRS信号生成方法，其特征在于，包括以下步骤：

步骤1、参数生成：根据5.5.2.1子句中的参数要求生成四种PSSCH侧链传动模式的参考信号参数，即，具体为：输入的

和

生成

步骤2、跳组计算：根据输入的时隙f_gh(n_s)中的c(n)为伪随机序列，具体为：c(n)＝(x₁(n+N_C)+x₂(n+N_C))mod2，其中：x₁(n+31)＝(x₁(n+3)+x₁(n))mod2，x₂(n+31)＝(x₂(n+3)+x₂(n+2)+x₂(n+1)+x₂(n))mod2，x₁(n)的初始值为x₁(0)＝1，x₁(n)＝0，n＝

1，2，...，30，x₂(n)初始值为

对于有效c(n)，应先将对应的x₁、x₂迭代1600次，再通过上述公式生成所需的c(n)；

步骤3、第一译码：根据参数生成模块生成的选择信号，选择跳组计算模块计算得到的跳组参数u输出至对应的数据生成模块子单元中，实现一输入六输出，实现跳组计算模块的复用；

步骤4、数据计算：根据协议3GPP Ts 36.211 Release 15版本中规定的DRMS信号生成公式，对于子载波数不大于24的情况，根据对应的跳组信号u值及子载波编号n查表得到当前状态下的

值，而后对其进行移位操作得到乘法计算操作前的预处理值；对于子载波数大于24的情况，将跳组信号u值及子载波编号代入相应的DMRS信号生成公式，计算得到乘法操作前的预处理值；

步骤5、第二译码：根据参数生成模块生成的选择信号，选择数据计算模块六个子单元输出之一输出至乘法模块，实现六输入一输出，实现乘法器的复用；

步骤6、乘法运算：根据第二译码模块输出的数据计算模块计算得到的预处理值，完成对预处理值运算过程中乘法运算，输出DMRS信号计算公式中的以e为底数的指数的指数部分值，并输出给三角函数计算模块；

步骤7、三角函数计算：根据乘法运算模块的输出，通过三角函数模块计算得到DMRS信号的实部与虚部，完成DMRS信号的生成。

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