CN110870246A - 用于反向信道serdes通信的频移/相移键控 - Google Patents

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Abstract

在数据链路上通过调制所述数据链路传输的数据信号的时钟信号的所述相位或频率传送反向信道数据的方法、集成电路和计算机可读介质。所述时钟信号的慢速调制允许接收器检测和提取所述时钟信号，而不会影响所述数据信号的完整性或比特率。一些实施例允许在不使用所述发射器或接收器或两者中的额外硬件的情况下实现所述功能。

Description

用于反向信道SERDES通信的频移/相移键控
技术领域
本发明涉及一种串化解串器(serializer-deserializer，简称SerDes)。具体地，本发明涉及用于从SerDes接收器到SerDes发射器进行反向信道通信的方法和系统。
背景技术
本发明涉及一种串化解串器(serializer-deserializer，简称SerDes)。具体地，本发明涉及用于从SerDes接收器到SerDes发射器进行反向信道通信的方法和系统。
背景技术
串化解串器(serializer-deserializer，简称SerDes或SERDES)是用于两个系统之间进行高速通信的一对功能块，例如在所述两个系统之间的有限输入/输出链路上的两个专用集成电路(application-specific integrated circuit，简称ASIC)。
通常，每个系统将包括至少一个SerDes发射器和至少一个SerDes接收器，从而可以双向通信，尽管有些这样的SerDes将仅在所述第一系统上使用发射器，并仅在所述第二系统上使用接收器。在任何情况下，SerDes链路的传统设计都具有独立的发射器(transmitter，简称TX)和接收器(receiver，简称RX)侧。
为使SerDes链路最有效地运行，期望所述链路的TX和RX端能够共享性能相关信息。但是，大多数SerDes系统都不具备在所述发射器与接收器之间或所述接收器与发射器之间传输此信息的固有能力。SerDes链路将高速数据从芯片传输到芯片，但无法将开销数据添加到实时比特流，因此无法在数据流中对性能相关信息进行编码。因此，当数据链路处于活动状态时，无法传送与性能相关的信息。
解决此问题的一个已知解决方案是使用专用电路、引脚和物理电线连接来创建反向信道，用于在所述SerDes的TX和RX侧之间传送性能相关信息或其它元数据。但是，这是巨大的、非期望的开销，因为可用引脚数量受到严格限制。图1示出了这种物理反向信道的示例实现方式的框图。SerDes 100构成第一专用集成电路(application-specificintegratedcircuit，简称ASIC)102和第二ASIC 104的一部分。所述SerDes 100包括发射器宏106和接收器宏108。数据信道110允许所述发射器106向所述接收器108传输数据。物理反向信道112使用物理硬件创建，例如数据连接的引脚和电线。这些反向信道112可以是单向或双向的，具体取决于为它们预留的物理硬件。
所述数据链路还可用于传送性能信息或其它元数据，但不能在操作过程中使用。作为握手过程的一部分，现有标准和实现方式使用现有信道在启动时在芯片之间传递数据。这种握手通常由两部分组成：自动协商(auto negotiation，简称AN)和链路训练(linktraining，简称LT)。自动协商主要用于将两侧(TX和RX)配置为使用相同的标准、双工模式和数据速率。链路训练主要用于配置TX幅度和均衡器设置。此通信通常以较低的速度进行，需要定期传输高速伪随机位序列(high speedpseudo-random bit sequence，简称PRBS)，以便时钟和数据恢复(clock and data recovery，简称CDR)保持锁相状态。
由于这一切仅在启动时发生，因此它无法在操作期间响应对条件的任何更改。因此，必须保守地设置链路，这会损害效率。这还会影响链路打开的速度，从而进一步损害效率。
已经开发了一些技术，旨在在现有数据线路上嵌入模拟反向信道通信。
例如，更改所述差分TX或RX电路的公共模式级别可以在所述链路操作期间，在所述数据信号中嵌入一些元数据。A.Ho等人2004年6月于IEEE超大规模集成电路研讨会公开了一种这类技术“用于差分高速链路的共模反向信道信令系统”。图2示出了此次公布的此类技术的示例实现方式。
但是，这种调制技术很难不影响数据的信号完整性，尤其是在非常高的数据速率下。它还需要差分(双线)电物理链路，该链路不适用于光纤链路或单端(单线)电链路。
P.Ta等人2011年2月17日于第20110038286号美国专利申请案公布了另一种类似的调制技术“使用频分复用实现具有反向信道通信的高速串化解串器”。SerDes链路有时是交流(alternating current，简称AC)耦合链路，在此情况下，频谱的低频部分可用于反向信道通信。
图3示出了此次公布的此类技术的示例实现方式。所示电路具有第一SerDes和第二SerDes。所述第一SerDes具有前向信道驱动器和用于反向信道连接的接收器；所述第二SerDes具有反向信道驱动器和用于前向信道通信的接收器。两个交流耦合电容器使所述电路能够使用频分复用，从而在通信介质上实现双向传输。所述前向信道通过第一AC耦合电容器传递由所述前向信道驱动器输出的相对高频信号，所述信号通过所述通信介质传输，并通过第二AC耦合电容器由所述前向信道接收器接收。在所述反向信道上，所述反向信道驱动器传递相对低频的信号，所述信号通过DC耦合绕过所述第二AC耦合电容器，通过所述通信介质传输，绕过所述第一AC耦合电容器，并由所述反向信道接收器通过DC耦合接收。
但是，此技术不适用于非AC耦合的链路。它需要额外的引脚和外部电容器，以便正确设置所述低频截止。它还会增加模拟数据路径的复杂性，这可能会带来噪音或其它非理想情况。就像Ho等人公布的公共模式调制技术一样，它需要一条电物理链路，因此不适用于光纤链路。
发明内容
本发明描述了使用所述负载数据的相位和频率调制中的至少一种在兼容的SerDes之间传送其它信息而不干扰所述负载数据或或者增加TX和RX SerDes宏之间所需的引脚或物理电线连接数量的的示例系统、方法和计算机可读介质。这可以作为边信道或反向信道用于传送元数据、有关所述信道或信号质量的信息等。描述了与现有通用SerDes架构相比，需要最少额外功耗和成本的特定实施例。
根据一些方面，本发明描述了一种用于通过SerDes数据链路传送反向信道数据的集成电路，包括数字调制器和发射器，所述数字调制器用于接收反向信道数据并调制至少一个时钟信号以对所述反向信道数据进行编码，从而产生调制后的时钟信号；以及所述发射器用于接收数据输入信号和所述调制后的时钟信号，并通过所述SerDes数据链路传输所述调制后的时钟信号编码的数据输出信号。
根据另一方面，所述数字调制器使用频移键控对所述反向信道数据进行编码。
根据另一方面，所述数字调制器使用移相键控对所述反向信道数据进行编码。
根据另一方面，所述数字调制器在全局时钟源处调制所述时钟信号。
根据另一方面，所述数据输出信号具有两个或多个信道，所述时钟信号包括时钟树，所述时钟树具有两个或多个分支控制所述数据输出信号的两个或多个通道，所述数字调制器调制所述时钟树的一个或多个分支。
根据另一方面，所述数字调制器对所述时钟树的两个或多个分支应用相同的调制。
根据另一方面，所述数字调制器对所述时钟树的两个或多个分支应用不同的调制。
根据另一方面，所述数字调制器在相位内插器处调制所述时钟信号。
根据另一方面，所述数字调制器应用的所述调制引入大于0.1单位间隔的时钟信号延迟。
根据另一方面，所述数字调制器应用的所述调制引入时钟信号延迟，所述时钟信号延迟的持续时间至少为两个单位间隔。
根据另一方面，所述设备或系统还包括接收器，用于从所述SerDes数据链路接收所述数据输出信号，捕获所述数据输出信号的多个样本，并平均所述多个样本，以检测所述数据输出信号中的时钟调制电平。
根据另一方面，所述数字调制器包括处理器，所述处理器用于执行用于执行所述调制的指令。
根据另一方面，所述SerDes数据链路包括电链路。
根据另一方面，所述SerDes数据链路包括光纤链路。
根据可与本文公开的其它实施例结合的另一方面，本发明描述了一种用于通过SerDes数据链路传送反向信道数据的集成电路，其包括接收器，所述接收器用于通过所述SerDes数据链路接收数据信号，检测对编码所述数据信号的至少一个时钟信号的调制，以及从所述时钟信号的所述调制中提取反向信道数据。
根据可与本文公开的其它实施例相结合的另一方面，本发明描述了一种通过SerDes数据链路传送反向信道数据的方法，其包括以下步骤：调制时钟信号以编码反向信道数据，产生调制时钟信号；通过所述SerDes数据链路传输由所述调制时钟信号编码的数据输出信号。
根据另一方面，所述调制步骤包括在全局时钟源处调制所述时钟信号。
根据另一方面，所述数据输出信号具有两个或多个通道，所述时钟信号包括时钟树，所述时钟树具有两个或多个分支用于编码所述数据输出信号的两个或多个通道，以及所述调制步骤包括调制所述时钟树的一个或多个分支。
根据另一方面，所述调制步骤包括在相位内插器处调制所述时钟信号。
根据可与本文公开的其它实施例相结合的另一方面，本发明描述了一种包含指令的非瞬时性计算机可读介质，所述指令使电子通信系统的一个或多个处理器能够执行以下步骤：调制时钟信号以编码反向信道数据，产生调制时钟信号；通过SerDes数据链路传输由所述调制时钟信号编码的数据输出信号。
附图说明
现在将通过示例参考示出本申请的示例实施例的附图，其中：
图1是示出了使用专用物理硬件在SerDes的发射器和接收器部分之间创建的反向信道的已知示例实现方式的框图；
图2是示出用于使用SerDes发射机和接收机部分之间的数据信道通过调制共模来承载反向信道数据的系统的已知示例实现方式的框图，如A.Ho等人2004年6月于IEEE超大规模集成电路研讨会公开的“用于差分高速链路的共模反向信道信令系统”所述；
图3是用于通过使用频谱的低频部分在AC耦合的SerDes发射机和接收机部分之间创建反向信道用于反向信道通信的系统的已知示例实现，如P.Ta等人2011年2月17日于第20110038286号美国专利申请案公布的“使用频分复用实现具有反向信道通信的高速串化解串器”所述；
图4是用于使用时钟频率或相位调制通过数据链路创建反向信道的SerDes电路的第一示例实施例的框图；
图5是作为SerDes发射器宏的第二示例实施例的框图，所述SerDes发射器宏用于通过调制应用于所述时钟信号的相位内插器来调制时钟信号的相位或频率来创建数据链路上的反向信道；
图6是第一示例实施例的框图，其中SerDes接收器宏用于检测时钟频率或相位调制，以从数据链路中提取反向信道数据；
图7是在将所述示例实施例模拟为SerDes接收器时检测到的时钟相位信号随时间变化(如图8所示)的图；
图8是另一示例实施例的框图，其中SerDes接收器用于检测时钟频率或相位调制以从数据链路中提取反向信道数据；
图9是另一示例实施例，其中SerDes发射器宏用于通过调制时钟源的相位或频率来创建数据链路上的反向信道；
图10是另一示例实施例，其中SerDes发射器宏用于通过调制时钟树的相位或频率来创建数据链路上的反向信道；
图11是根据另一示例实施例的一对图，其示出了SerDes发射器引入的时钟延迟和在SerDes接收器处检测到的CDR代码；
图12是另一示例实施例，其中具有CDR代码的SerDes接收器宏用于跟踪抖动，并进一步用于检测时钟频率或相位调制，以从数据链路中提取反向信道数据；
图13是可以应用各种实施例(包括基于固件的实施例)的SerDes发射器宏的示例；
图14是使用FSK在示例调制方案下对反向信道数据进行编码的时钟与时间的相位代码图；
图15示出了在示例调制方案下使用PSK对反向信道数据进行编码的时钟与时间的相位代码图。
在不同的附图中可能使用了类似的参考标号来表示类似的组件。
具体实施方式
本发明描述了示例系统、方法和计算机可读介质，这些系统、方法和计算机可读介质使串化解串器(serializer-deserializer，简称SerDes)能够调制其时钟信号的频率或相位以创建反向信道。
在许多SerDes应用中，所述接收器(receiver，简称RX)时钟是使用时钟和数据恢复(clock and data recovery，简称CDR)从所述接收到的比特流中提取的。如果所述发射机(transmitter，简称TX)时钟的频率被缓慢调制，则所述CDR可以跟踪此调制，而不会影响所述接收到的数据。因此，调制所述SerDes时钟频率可用于低速反向信道通信，而无需额外的引脚或电线。
各种类型的信息可以通过此反向信道传送，包括各种与性能相关的信息。与性能相关的信息，这些信息对于共享包括有关各自芯片的工艺/电压/温度(process/voltage/temperature，简称PVT)信息很有价值(随着新的金属氧化物半导体(metal-oxide-semiconductor，简称CMOS)技术的变化，这一点越来越重要)；信道丢失；接收信号强度(例如，如果RX正以开眼方式接收强信号，它可以将此信号传送给TX，从而降低其驱动强度以实现省电)；接收数据流的误码率(bit error rate，简称BER)；串扰侵略者信息；相对于相邻链路的相位(用于使用此信息的调制方案)。
如背景技术部分所述，在启动时对SerDes数据链路执行设定后放置校准的自动协商(auto negotiation，简称AN)和链路训练(link training，简称LT)方案是用于在SerDesTX和RX部分之间传送性能信息或其它元数据的已知技术，这些技术即使无法在链路操作期间继续提供此类信息，也能在SerDes TX和RX部分之间传送。在许多传统的SerDes应用中，链路条件的动态变化很小，足以忽略，使AN和LT足以优化或校准所述链路上的SerDes操作。但是，在深亚微米CMOS技术中可能不再出现这种情况：低电源电压使电路的工作范围更接近于其极限，晶体管老化可能会产生更大的长期影响。此外，功耗限制越来越需要尽可能高的效率。每毫瓦的功率都很有价值，可以通过尽可能降低功率来节省。所有这些因素都支持使用能够在链路运行期间在SerDes的TX和RX端之间传送性能相关信息或其它元数据的系统，从而可以允许在操作期间动态优化SerDes参数，以提高信号完整性并降低数据链路(包括光纤数据链路)的功耗。
在本说明书中，术语“后向信道”是指除所述发射器和接收器之间的SerDes的主数据比特流之外的通信信道。它不限于在特定方向(例如从接收器到发射器，或从到发射器到接收器)上承载信息的信道。这也可以称为“边信道”，并且出于本说明书和声明的目的，术语“反向信道”和“边信道”被视为等同词。
图4是简化的电路图，示出了用于调制所述时钟信号的至少一个频率和相位以在数据链路上创建反向信道的SerDes的示例实现方式。SerDes 400包括由时钟源404馈送的发射器402。所述时钟源404生成时钟信号406，所述时钟信号406具有缓慢变化的频率和缓慢变化的相位中的至少一个。所述发射器输出410是常规数据信号。此发射器输出410通过数据信道412，并由SerDes接收器414接收作为接收的比特流416。将所述接收的比特流416馈送到连续时间线性均衡器(continuous time linear equalizer，简称CTLE)418中。边缘锁存器420和数据锁存器422用于使用时钟和数据恢复(clock and data recovery，简称CDR)逻辑426控制的多相位发生器或相位内插器(multi-phase generator or phaseinterpolator，简称MPG/PI)单元424从所述CTLE输出恢复所述时钟和数据信息。所述CDR逻辑426能够控制所述MPG/PI单元424恢复所述时钟和数据信号，同时还从所述恢复的时钟信号的所述缓慢变化的频率和相位中的至少一个提取相位代码428，所述相位代码428映射所述发射机的时钟源404的调制。
图4所示的示例实施例可比现有技术具有某些优势。当所述数据链路处于活动状态时，它可以有两种工作方式：一是在启动时间工作，二是在任务模式运行期间工作在后台。因此，它能够动态响应所述系统中的更改。
它不需要TX和RX芯片之间的任何额外引脚或线路。
它在本质上也可以是全数字化的，这简化了深层亚微米互补金属氧化物半导体(complementary metal-oxide-semiconductor，简称CMOS)的实现，因此通过端口从一种技术连接到另一种技术相对容易。
它可以不对所述主数据链路引入流量开销。因此，所述数据速率可以不受影响。
它与所述调制信号的共模电平不同，不影响所述主数据路径中的模拟信号。
它可以通过电气或光纤物理链路实施。
图4所示的示例系统仅将数据从所述第一ASIC上的发射器宏发送到所述第二ASIC上的接收器宏。在一些实施例中，SerDes两端的此类发射器和接收器对可用于实现双向通信。例如，SerDes可以包括从所述第一ASIC传输到所述第二ASIC的一个或多个系统，如图4所示，以及从所述第二ASIC回传到所述第一ASIC的一个或多个这类系统。在一些实施例中，每个ASIC上的RX和TX切片或宏可以在彼此之间传递反向信道数据，从而允许反向信道数据在ASIC之间的任一方向上传输。
图5示出了作为发射器电路500的第二示例实施例。数字调制器504使用频移键控(frequency shift keying，简称FSK)对反向信道数据502进行编码，以使用相位内插器(phaseinterpolator，简称PI)506产生缓慢、恒定的相位旋转。所述PI 506将此数据编码到通过时钟缓冲器512馈送的时钟源510生成的时钟树508的一个或多个信道中。发射器516接收所述SerDes数据518和所述调制时钟树514，以生成通过所述数据链路522发送的所述传出数据流520。因此，所述发射器516获取两个输入信号(所述调制时钟树514是所述时钟输入信号，所述SerDes数据518是所述数据输入信号)并生成一个输出信号(所述传出数据流520是所述数据输出信号)。
在使用固件或其它软件执行所述调制的一些实施例中，所述数字调制器504可以是执行软件指令的处理器。
在许多SerDes实施中，在所述发射器切片中已存在PI，以便对齐各种路径的串化和解串化。这种技术有效地为如此调制的通道或通道创建一个小的频率偏移(以每百万个时钟频率部分(parts per million，简称PPM)的规模计算)。
各种实施例可以对所述反向信道数据使用不同的调制方案。
在一个示例实施例中，正PPM调制可用于编码“1”，而负PPM调制可用于编码“0”。所述PPM调制应足够大，以方便检测，但不足以产生CDR跟踪问题。
CDR通常只能跟踪有限频率偏移，例如，常规CDR可能只能跟踪多达200PPM的抖动或其它时钟频率偏移。在系统中，一些频率偏移可能会随机导致例如硬件或环境中的非理想因素引起的抖动。从而，对信号应用频率或相位调制从系统CDR的抖动预算中去除，从而使其更容易因大量抖动或其它随机频率偏移而丢失信号完整性。因此，如果为后向信道引入100PPM频率调制，则系统只能容忍额外的100PPM“随机”(即无意)频率偏移。较慢的调制(例如，50PPM)会在所述CDR中留下更多的鲁棒性来跟踪随机频率偏移(在本例中，为150PPM)，但也会导致通过后向信道传输的数据速率较慢。因此，一些实施例可以应用100PPM的频率调制(即，10GHz的时钟信号将通过此技术调制到10.001GHz的频率)，而其它实施例则可以采用50-100PPM或100-200PPM范围内的频率调制。超过200PPM的频率调制可以在某些系统中使用，但当与所述接收器端的常规CDR电路一起使用时，可能会引入数据信号完整性问题，并且更改CDR电路以允许其与这种频率调制幅度一起使用可能会导致性能损失。400PPM或更高速率的频率调制很可能更加难与容忍所述系统中的任何其它抖动源。
所述时钟信号和所述数据信号中的至少一个中的单位间隔(unit interval，简称UI)是指通过数据链路传输的主要数据的一个符号周期，也可称为一个时钟周期的持续时间。所述时钟的频率决定单位间隔的持续时间，因此10GHz(千兆赫)时钟需要100微微秒(picosecond，简称ps)才能完成一个周期，从而为其提供100ps的UI。在10GHz时钟信号的100PPM频率调制中，(正)调制频率为10.001GHz。因此，所述10GHz时钟完成一个周期需要100微微秒(picosecond，简称ps)，而所述10.001GHz时钟完成一个周期只需要99.99ps。如果所述两个时钟在100ps后进行比较，则所述10.001GHz时钟将稍早于所述10GHz时钟，也就是说，它相对于所述10GHz时钟具有正相位偏移。在这种情况下，提前0.01ps，这相当0.01ps/100ps*360度＝0.036度的相位差。随着时间的推移，此相位差将越来越大，直到最终所述CDR需要更改其时钟相位，才能与所述数据保持一致。这将导致出现与图7中所示类似的阶梯，下文将详细讨论这一点。如果所述频率偏移小于100PPM，此阶梯将以较慢的速度显示，因为相位差累加需要较长的时间。所述调制PPM越低，经过反向信道所需的时间越长。如上所述，100PPM频率偏移需要360度/0.036度＝10,000个周期(或1微秒)才能完成一个完整的阶梯。50PPM偏移需要两倍的时间。如果一个完整的阶梯代表一位(在某些实施例中，一位可以编码为大于或小于一个完整的阶梯)，然后，所述100PPM系统可以每1微秒发送1位，或者每秒发送100万位。还可以实施具有不同反向信道数据速率的其它实施例：例如，0.1PPM偏移可用于生成1000位/秒的反向信道数据速率，或者0.0001PPM偏移可用于生成1位/秒的反向信道数据速率。因此，所述频率调制的PPM值较低会导致反向信道的数据速率较慢，但不太可能导致频率偏移，从而破坏数据信号的完整性。同样，如果位传输的持续时间设置得太短，则由于抖动、噪声或其它伪影，很难区分调制阶梯与恢复时钟阶段的其它随机变化。这必须与通过减少反向信道数据的位传输持续时间而获得的反向信道数据速率增加相平衡。
在可选实施例中，可以使用相移键控(phase-shift keying，简称PSK)代替频移键控(frequency-shift keying，简称FSK)。而FSK表示按单调(阶梯)计算的位在相位上增加或减少，而PSK表示具有不同时变相位偏移的位。
FSK和PSK之间的区别如图14和图15所示的图所示。
图14是时钟相对于时间1404使用FSK在示例调制方案下对反向信道数据进行编码的所述相位代码1402的图1400。在此实施例中，所述上升阶梯1410编码“1”位1406，而平坦部分1412编码“0”位1408。
相比之下，图15示出了时钟相对于时间1504使用PSK在示例调制方案下对反向信道数据进行编码的所述相位码1502的图1500。在此实施例中，所述高幅值部分1510编码“1”位1506，而所述低幅值部分1512编码“0”位1508。
图6示出了作为接收器电路的第三示例实施例。在这里，用于使用时钟相移(例如图5的发射器)对所述数据流中的反向信道数据进行编码的发射器中引入的PPM偏移将在所述CDR的频率跟踪环路中可见。所述接收器电路使用对所述频率跟踪环路移位的数字监控来检测所述反向信道信号。在许多SerDes实现方式中，这可以在所述RX端不使用其它模拟电路来完成，但是在所述CDR监控器中添加频率滤波器(例如带通滤波器(band-passfilter，简称BPF)或低通滤波器(low-pass filter，简称LPF))可以帮助将期望的反向信道信号与所述系统中的随机变化隔离开来。某些此类实施例可完全由固件驱动，并且不会对所述数据路径产生影响。纯固件或纯软件实现将使用处理器执行固件或软件指令来执行时钟信号的调制和解调。
图6示出了SerDes接收器电路600，其通过数据链路604接收数据流602。在所述数据流602的时钟阶段中编码的是反向信道数据，例如示例发射器500的反向信道数据502。CTLE 606均衡所述传入数据流602，由MPG/PI单元612驱动的边缘锁存器608和数据锁存器610恢复时钟和数据信号。所述MPG/PI单元612由用于从所述数据信号602恢复慢速时钟相位调制信息的CDR逻辑单元614控制，所述数据信号602表示由所述发射器(例如发射器电路500)在所述数据流中编码的反向信道数据(例如反向信道数据502)。
在图4、5和6的系统中的一些实施例中，时钟频率偏移100PPM可用于对所述反向信道数据进行编码。此100PPM频率偏移可在0.2至0.7微秒之间或在0.3至0.8微秒之间的发射器处引入。不同的实施例可以使用如上所述的不同PPM进行调制，或者它们可以在不同的时间点引入延迟。
图7示出了在0.2至0.7微秒之间引入100PPM时钟频率偏移的这类实施例的示例模拟数据的图700。累加器输出的积分路径增益(KI)显示在所述垂直轴702上，而所述水平轴704为时间。在低点705和高点707之间的上升部分706显示时钟频率的正PPM变化，表示“1”位值。(在此模拟中，所述下降部分708是所述系统中抖动的结果，所述有意传输的“1”位值的向上趋势可以通过所述CDR使用描述的技术区分所述系统中的抖动。)此位传输的时间值对应于大约2位每微秒编码的反向信道数据，或大约0.5微秒/位，其中“1”位在低点705(约0.3微秒)和高点707(约0.8微秒)之间的频率增加中编码。
图8以数字滤波器800的形式示出了示例SerDes接收器宏的CDR和反向信道解码逻辑部分的示例框图。所述顶部KI(积分增益)路径806用于跟踪所述数据中的频率变化，而所述底部KP(比例增益)路径808用于微调所述接收器时钟的相位。所述两条路径806、808的加权和与选择的权重CDR_KI 810和CDR_KP 812组成，以提供跟踪环路的稳定性。
图7中所示的反向信道数据表示所述CDR逻辑的所述积分增益路径806中的累加器804的输出802。
现在将介绍各种可选实施例。
在一些实施例中，可以通过改变发射器频率或调整时钟树时延来在所述数据流中对反向信道数据进行编码，从而改变所述传输信号的相位。
在一些实施例中，所述反向信道数据编码方案可应用于时钟转发应用，其中必须使用CDR或某种去倾斜电路将所述接收到的时钟与数据对齐。时钟转发接收器可具有用于检测所述时钟中相位变化的专用电路。
在各种实施例中，可以全局地对所有发射器通道、单发射器通道或发射器通道的某些子集执行反向信道编码。在一些实施例中，移动各个通道的频率可以创建并行数据链路以获得更高的数据速率。
由于所述发射器时钟的延迟随电源变化而变化，在一些实施例中，通过调制所述时钟树的电源来实现所述发射器延迟可能是可行的。这意味着无需在时钟树中插入额外的电路，这可以避免引入额外的抖动。
另一示例实施例是SerDes发射器宏900，其用于调制所述全局时钟频率，如图9所示。在此实施例中，通过调整所述全局时钟频率来完成将反向信道数据902编码到所述数据流904中。全局时钟906由锁相环(phase-locked loop，简称PLL)908生成，所述锁相环908在此实施例中本质上能够进行频率调整。数字调制器910对所述PLL 908进行调制，将所述反向信道数据902编码为所述全球时钟906。所述全局时钟906通过时钟缓冲器912生成所述时钟树914，所述时钟树914通过相位内插器916馈送，以便为用于在所述数据链路922上传输所述SerDes数据920的发射器918的通道提供计时。因此，所述发射器918接收两个输入信号(所述PI 916的输出是所述时钟输入信号，所述SerDes数据920是所述数据输入信号)，并生成一个输出信号(所述数据流904是所述数据输出信号)。
此示例实施900意味着所有发射器918通道都将以相同的方式进行频率调制。这可以使串化器和解串器电路中保持正确对齐变得更容易。但是，没有单独的通道控制将限制可传送的数据量。所述接收器时钟也将具有相同的调制，这可以使双向通信复杂化。
另一可选实施例是用于调整时钟树延迟的SerDes发射器宏1000，如图10所示。在此实施例1000中，可以通过调整任何给定发射器切片的时钟树中的延迟，或者调整全局时钟树的一部分的延迟，在所述数据流1004中对所述反向信道数据1002进行编码。
与所述上一示例实施例900相同，PLL 1006生成全局时钟1008，而缓冲区1010生成所述时钟树1012。PI 1015对所述时钟树1012进行内插以便为所述发射器1014提供计时，所述发射器1014通过所述数据链路1018将所述SerDes数据1016作为所述数据流1004传输。
但是，此处，所述数字调制器1020通过所述缓冲区1010将时钟树延迟引入所述时钟树的一个或多个分支，从而将所述反向信道数据1002编码为所述时钟树1012。这些时钟树分支机构编码所述数据流1004的一个或多个信道。在一些实施例中，引入所述不同分支的调制可以相同，而在其它实施例中，应用于所述不同分支的调制可以不同。
所述发射器1014接收两个输入信号(所述PI 1015的输出是所述时钟输入信号，所述SerDes数据1016是所述数据输入信号)，并生成一个输出信号(所述数据流1004是所述数据输出信号)。
在这一示例实施例1000中，所述数字调制器1020引入的所述时钟树延迟可与通常设计为跟踪CDR的正常抖动效应不大不同。因此，所述系统可能需要采取步骤来确保所述反向信道数据1002不会在其它随机抖动中丢失。一些实施例可以通过确保所述时钟树延迟更改大于所述预期抖动来解决此问题。在其它实施例中，所述延迟更改的持续时间可能足够长，以便接收器能够捕获多个样本并对其进行平均，以便检测调制电平。
应注意，在各种实施例中，调制可以统一引入到所述数据链路1018的所有调制信道，或者，每个信道可以进行不同的调制。
图11示出了来自示例实施例(例如，图10的发射器宏1000)的模拟数据的发射器延迟图1100和CDR码图1150，所述发射器宏1000将反向信道数据编码为时钟树延迟。模拟数据假定为每秒30千兆位(gigabits-per-second，简称Gbps)数据链路，其中发射器时钟延迟在峰值到峰值之间变化10微微秒，或者在1MHz时约为0.3单位间隔。所述发射器延迟图1100显示发射器相位延迟1102为所述垂直轴，而时间1104为所述水平轴。所述CDR代码图1150显示恢复的CDR代码1152作为垂直轴，时间1154作为水平轴。
图11示出了如何从所述CDR代码1152在所述接收器端检测和提取所述发射器相位延迟1102。缓慢添加或删除延迟1102相当于在短时间内更改所述发射器时钟频率：因此，虽然此实施例使用时钟相位延迟调制对所述反向信道数据进行编码，但其它实施例也可以同样有效地使用时钟频率调制。所述接收器CDR代码1152与此发射器延迟1102显示出良好的相关性，尽管所述CDR代码1152中示出了一些噪音。由于所述检测到的延迟1102大于所述示例系统中的其它抖动，各种实施例可以从此CDR代码1152捕获反向信道数据。SerDes还可以使用扰码序列和伪随机位序列(pseudo-random bit sequence，简称PRBS)码中的至少一种调制相位，以帮助区分编码反向信道数据和噪声。
图12中示出了另一示例实施例，其中示例接收器宏1200用于检测和提取通过数据链路1208接收的传入数据流1202上的时钟树延迟中的反向信道数据。在此实施例中，所述接收器宏1200的所述CDR逻辑1204已经生成用于跟踪抖动的数字代码1206。在所述数字域中监控此代码1206，以检测和提取反向信道数据，例如由所述示例发射器宏1000在所述时钟树中编码的反向信道数据1022。
与图6的所述示例实施例600中一样，CTLE 1208对所述传入数据流1202进行均衡，由MPG/PI单元1214驱动的边缘锁存器1210和数据锁存器1212恢复时钟和数据信号。所述MPG/PI单元1214由用于从所述数据信号1202恢复时钟树延迟信息的CDR逻辑单元1204控制，所述数据信号1202表示由所述发射器(例如发射器宏1000)在所述数据流中编码的反向信道数据(例如反向信道数据1002)。
在一些实施例中，实现此接收器宏1200的反向信道功能时可以在所述接收器侧上不增加模拟电路。
在一些实施例中，所述接收器宏1200可以比所述反向信道数据速率更频繁地采样所述CDR代码1206。这将允许计算平均值，这将有助于区分反向信道数据和随机抖动。
可以重新组合上述实施例的各个方面，以形成其它示例性实施例。在发射器宏1000中使用的时钟树延迟可用于像在发射器宏900中一样调制全局时钟，而不是时钟树的一个或多个信道。同样，在发射器宏900中使用的时钟频率调制可用于调制时钟树的一个或多个信道，而不是全局时钟。在其它实施例中，数字调制器可用于通过调制相位内插器(例如PI1015)而不是时钟树或全局时钟来编码一个或多个时钟信号中的反向信道数据。
一些实施例可能需要在所述SerDes的一个或两个TX和RX宏中进行特定的硬件配置，而其它实施例可以完全实施为固件或其它软件。这些实施例可能需要考虑其它因素，具体取决于应用它们的SerDes的特定硬件配置。图13示出了可应用各种实施例的示例发射器宏1300。所述发射器宏1300具有应用于单个串行器的PI 1302，其中所述PI 1302用于调整多路复用器1304和馈送到多路复用器1304的并行数据1306之间的时钟对准，从而知道多路复用器输出位的顺序。但是，这可能会对用于调制所述全局时钟1310、所述时钟树1312或所述PI 1314的数字调制器可以将多少PPM频率偏移引入所述数据信号1308构成实际限制。所述PI 1314中有太多移相或移频，可能会破坏传输位的正确顺序。在一些实施例中，这可以通过在所述分频器1318之前的所述时钟缓冲器输出1316处引入第二PI来避免。
各种实施例可适用于根据许多短距离或长距离通信标准(包括OIF、IEEE10GBASE-KR、IEEE 25GBASE-KR和其它已知SerDes通信标准)运行的应用。在一些实施例中，在这些标准中使用时钟相位或时钟频率调制是透明的，只要PPM规模的偏移或大的低频抖动是可以容忍的。
各种实施例均可用于电气或光纤物理链路。
在一些实施例中，所述SerDes可以在启动时使用常规AN和LT技术，以便符合现有标准，然后利用背景技术中描述的其中一种技术，以在所述数据链路运行时进行动态调整。
虽然上述实施例提到了频移键控(frequency-shit keying，简称FSK)、相移键控(phase-shift keying，简称PSK)以及对时钟信号的相位、延迟或频率的调制，但是其它调制方案也是可行的。SerDes时钟信号的任何调制和解调都不会干扰数据链路完整性，可用于实现所需的功能。理论上，除了频率或相位之外，可以对时钟信号的各个方面进行调制，以承载反向信道数据。
只要考虑到所述背景技术部分所述的此类技术的局限性，一些实施例可以与其它反向信道通信技术(例如共模调制)的使用兼容。
尽管本发明以特定的顺序描述了方法和流程，但可以酌情省略或更改方法和流程的一个或多个步骤。一个或多个步骤可以按顺序执行，但不能按描述的顺序执行(视情况而定)。
尽管描述了本发明，但至少部分地，就方法而言，本领域普通技术人员将理解，本发明还涉及各种组件，用于通过硬件组件、软件或两者的任意组合执行所描述的方法的至少一些方面和特征。相应地，本发明的技术方案可通过软件产品的形式体现。合适的软件产品可以存储在预录的存储设备或其它类似的非易失性或非瞬时性计算机可读介质中，例如DVD、CD-ROM、U盘、可移动硬盘或其它存储介质。所述软件产品包括其上存储的指令，这些指令使处理设备(例如，嵌入式处理器、个人计算机、服务器或网络设备)能够执行本文所公开的方法的示例。
本披露可以其它特定形式体现，而不脱离权利要求的主题。所描述的示例性实施例在各方面都仅仅是示意性的，而不是限制性的。可以组合上述一个或多个实施例中的选定功能以创建未明确描述的替代实施例，适合此类组合的功能在本发明的范围内理解。另外还公开了公开范围内的所有值和子范围。此外，虽然本文所公开和显示的系统、设备和流程可包含特定数量的元素/组件，但可以修改所述系统、设备和组件，以包括此类元素/组件中的更多或更少的元素/组件。例如，尽管所公开的任何元素/组件都可以被称为单数，但可以修改此处所公开的实施例以包括多个此类元素/组件。此处描述的主题旨在涵盖和接受所有适当的技术变更。

Claims (20)

1.一种用于通过SerDes数据链路传送反向信道数据的集成电路IC，其特征在于，包括：
数字调制器，用于接收反向信道数据并调制至少一个时钟信号以对所述反向信道数据进行编码，从而产生调制后的时钟信号；
发射器，用于接收数据输入信号和所述调制后的时钟信号，并通过所述SerDes数据链路传输所述调制后的时钟信号编码的数据输出信号。
2.根据权利要求1所述的IC，其特征在于，所述数字调制器使用频移键控对所述反向信道数据进行编码。
3.根据权利要求1和2中任一项所述的IC，其特征在于，所述数字调制器使用相移键控对所述反向信道数据进行编码。
4.根据权利要求1至3中任一项所述的IC，其特征在于，所述数字调制器在全局时钟源处调制所述时钟信号。
5.根据权利要求1至4中任一项所述的IC，其特征在于：
所述数据输出信号具有至少两个通道；
所述时钟输入信号包括时钟树，所述时钟树具有两个或多个分支用于编码所述数据输出信号的两个或多个通道；
所述数字调制器调制所述时钟树的一个或多个分支。
6.根据权利要求5所述的IC，其特征在于，所述数字调制器对所述时钟树的两个或多个分支应用相同的调制。
7.根据权利要求5和6中任一项所述的IC，其特征在于，所述数字调制器对所述时钟树的两个或多个分支应用不同的调制。
8.根据权利要求1至7中任一项所述的IC，其特征在于，所述数字调制器在相位内插器处调制所述时钟信号。
9.根据权利要求1至8中任一项所述的IC，其特征在于，所述数字调制器应用的所述调制引入大于0.1单位间隔的时钟信号延迟。
10.根据权利要求1至9中任一项所述的IC，其特征在于，所述数字调制器应用的所述调制引入时钟信号延迟，所述时钟信号延迟的持续时间至少为SerDes接收器的两个采样周期。
11.根据权利要求10所述的IC，其特征在于，还包括接收器，用于从所述SerDes数据链路接收所述数据输出信号，捕获所述数据输出信号的多个样本，并平均所述多个样本，以检测所述数据输出信号中的时钟调制电平。
12.根据权利要求1至11中任一项所述的IC，其特征在于，所述数字调制器包括处理器，所述处理器用于执行用于执行所述调制的指令。
13.根据权利要求1至12中任一项所述的IC，其特征在于，所述SerDes数据链路包括电链路。
14.根据权利要求1至13中任一项所述的IC，其特征在于，所述SerDes数据链路包括光纤链路。
15.一种用于通过SerDes数据链路传送反向信道数据的集成电路(integratedcircuit，简称IC)，其特征在于，包括：
接收器，用于通过所述SerDes数据链路接收数据信号，检测对编码所述数据信号的至少一个时钟信号的调制，以及从所述时钟信号的所述调制中提取反向信道数据。
16.一种通过SerDes数据链路传送反向信道数据的方法，其特征在于，包括以下步骤：
调制时钟信号以编码反向信道数据，产生调制时钟信号；
通过所述SerDes数据链路传输由所述调制时钟信号编码的数据输出信号。
17.根据权利要求16所述的方法，其特征在于，所述调制步骤包括在全局时钟源处调制所述时钟信号。
18.根据权利要求16和17中任一项所述的方法，其特征在于：
所述数据输出信号具有至少两个通道；
所述时钟信号包括时钟树，所述时钟树具有两个或多个分支用于编码所述数据输出信号的两个或多个通道；
所述调制步骤包括调制所述时钟树的一个或多个分支。
19.根据权利要求16至18中任一项所述的方法，其特征在于，所述调制步骤包括在相位内插器处调制所述时钟信号。
20.一种包含指令的非瞬时性计算机可读介质，其特征在于，所述指令使电子通信系统的一个或多个处理器能够执行以下步骤：
调制时钟信号以编码反向信道数据，产生调制时钟信号；
通过SerDes数据链路传输由所述调制时钟信号编码的数据输出信号。
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