CN110855916A - 一种输出通道数可变的模拟信号读出电路阵列及读取方法 - Google Patents

Abstract

本发明公开了一种输出通道数可变的模拟信号读出电路阵列及读取方法，所述电路阵列为对第四电路阵列的工作模式切换信号输入总线合并连接得到的电路阵列，将第四电路阵列中的第三电路阵列分为不同的集合，将每个集合中的第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的对应集合的工作模式切换信号输入端；通过在模拟信号通路的关键节点上增加缓冲器，从而增加模拟信号在各输出通道间流动时的驱动能力，受物理导线寄生参数影响更低；所述电路阵列之间及对外的信号连接方式满足拼接工艺的要求。

Description

一种输出通道数可变的模拟信号读出电路阵列及读取方法

技术领域

本发明涉及电路系统中的信号读出电路，尤其涉及一种应用于模拟信号输出的信号读出电路阵列及读取方法。

背景技术

对于需要进行高速阵列采集并最终输出数字信号，而内部因物理面积、内部干扰等因素而无法搭建适应于高速输出的模数转换模块的电路系统而言(例如部分高帧频图像传感器)，通过列方向读出电路输出模拟信号至系统外，再交由外部模数转换器转换成数字信号是一种可行的方案。另外，根据应用场合的不同，对此类电路系统的信号输出的通道数需求亦有差异：多通道输出可实现相对更高的信号输出频率，相对较少的输出通道更有利于更大型电路系统的集成化，降低开发难度(例如利用图像传感器的相机开发)，故若能实现对输出通道数的灵活选择的功能，则更能提高电路系统的适应性。

对于物理面积较大的上述系统而言，若需实现相对较少的总输出通道数，则需要将更多数量的最小单位输出电路(例如图像传感器中的单列读出电路)合并输出，从而导致部分最小单位输出电路离输出通道的距离较远，此时必须考虑该部分最小单位输出电路与输出通道之间的模拟信号驱动能力，即抵御导线寄生参数与其他添加负载的影响的能力。通常由于面积与功耗限制，仅使用最小单位输出电路的驱动无法满足上述需求，影响信号传输质量和/或输出信号频率。

另外，特别是对于基于硅基集成电路的上述电路系统而言，由于掩膜版的物理大小限制，某些大面积芯片无法一次成型，需要在晶圆的一部分区域上透过相同或不同的掩膜版进行多次曝光成型，该工艺被称为拼接工艺。此种工艺涉及掩膜版的重复使用，若掩膜版的重复使用率越高，则越能节约制版成本，但传统电路系统中读出电路不具备完全相同的电路结构，因此需要对电路进行针对性的特别设计。

综上传统的模拟信号读出电路阵列存在总输出通道数选择不灵活，在较低通道数下输出信号的质量和速度无法保证，电路结构对集成电路拼接工艺要求高等问题。

发明内容

本发明为解决上述问题，提出一种输出通道数可变的模拟信号读出电路阵列及读出方法，可以实现总输出通道数的灵活选择，保证在较低通道数下输出信号的质量和速度，整体电路结构能够适应集成电路拼接工艺的需要。

根据本发明的一个方面，提供一种输出通道数可变的模拟信号读出电路阵列，所述模拟信号读出电路阵列，由第四电路阵列组成，将第四电路阵列中的m组第三电路阵列分为不同的集合，将每个集合中的第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的对应集合的工作模式切换信号输入端；

所述第四电路阵列，由m组第三电路阵列组成，其中第1至第m组第三电路阵列中各工作模式切换信号输入端作为第四电路阵列工作模式切换信号输入总线，第1至第m组第三电路阵列中前一组的数字控制时序信号传递输出端和数字控制时序信号输入端依次连接，第m组至第1组第三电路阵列中前一组的模拟信号传递输出端与后一组的模拟信号传递输入端依次连接；

所述第三电路阵列，由第二电路阵列连接单端输入输出的模拟信号第一缓冲器、第二缓冲器，连接可由电信号控制开合的第四开关、第五开关、与第四开关控制极性相反的第六开关组成，其中第三电路阵列的工作模式切换信号输入端连接第二电路阵列的读出电路阵列的工作模式切换信号输入端及第四开关与第六开关的控制端，第五开关的输入端连接第一缓冲器的输出端，第一缓冲器的输入端作为第三电路阵列的模拟信号传递输入端，第六开关的输出端连接第二缓冲器的输入端，第二缓冲器的输出端作为第三电路阵列的模拟信号最终输出端；

所述第二电路阵列，包括第二电路阵列本体和第二电路阵列外围电路组成，所述第二电路阵列本体由n列第一电路相互连接组成，所述第二电路阵列外围电路由电信号控制开合且极性相反的第二开关、第三开关，和有复位功能的第二D触发器组成，其中第1至第n列第一电路的模拟信号输出端相互连接，并作为第二电路阵列的模拟信号输出端，第1至第n列第一电路中前一第一电路的数字信号输出端与后一第一电路的数字信号输入端依次相连，第二开关与第三开关的控制端均由同一个外部信号源控制，其控制线网为第二电路阵列的工作模式切换信号输入端，第二开关与第三开关的输出端相互连接并同时连接至第二电路阵列中第1列第一电路的数字信号输入端，第三开关的输入端连接第二D触发器的输出端。

根据本发明的另一方面，提供一种输出通道数变的模拟信号读出电路阵列的读出方法，所述方法包括：

若激活所述模拟信号读出电路阵列的第一工作模式切换信号输入端，使第1组与第(m/2+1)组第三电路阵列中的第四开关断开、第六开关闭合，并控制其余工作模式切换信号输入端，使其余组读出电路阵列中的第四开关闭合、第六开关断开，可实现所述模拟信号读出电路阵列的2通道模拟信号输出；

若激活所述模拟信号读出电路阵列的第1、第2工作模式切换信号输入端，使第1、(m/4+1)、(m/2+1)、(3*m/4+1)组第三电路阵列中的第四开关断开、第六开关闭合，并控制其余工作模式切换信号输入端，使其余组第三电路阵列中的第四开关闭合、第六开关断开，可实现所述模拟信号读出电路阵列的4通道模拟信号输出；

以此类推，若激活所述模拟信号读出电路阵列的第1、第2至第s工作模式切换信号输入端，使对应组第三电路阵列中的第四开关断开、第六开关闭合，并控制第(s+1)工作模式切换信号输入端，使其余组第三电路阵列中的第四开关闭合、第六开关断开，可实现所述模拟信号读出电路阵列的2^s(2的s次方)通道模拟信号输出，s为所述模拟信号读出电路阵列的工作模式序号；

若通过激活所述模拟信号读出电路阵列的所有工作模式切换信号输入端，使所有组第三电路阵列中的第四开关断开、第六开关闭合，可实现所述模拟信号读出电路阵列的m通道模拟信号输出；

所述模拟信号读出电路阵列的数字控制时序信号起始输入端需在上述各模式下输入至少时长为(m/2*n+1)、(m/4*n+1)、(m/(2^s)*n+1)直至(n+1)个时钟周期的高电平，且其上升沿与一同输入的时钟的非触发沿对齐，以进行2通道、4通道、2^s通道直至m通道模拟信号输出，其中m为第四电路阵列中第三电路阵列的个数，n为第二电路阵列中第一电路的个数。

本发明的有益效果在于，提供了一种输出通道数可变的模拟信号读出电路阵列及读取方法，通过控制各层次电路中模拟信号通路上开关的闭合与断开，进而控制模拟信号在电路内的走向，实现多通道输出的功能；又进一步对控制相关开关的信号进行合并，从而便于在多种多通道输出模式之间进行切换，实现方便的输出通道数可选的功能。通过在模拟信号通路的关键节点上增加缓冲器，从而增加模拟信号在各输出通道间流动时的驱动能力，受物理导线寄生参数影响更低，便于实现大电路阵列的低通道数输出。发明中新的模拟信号读出电路阵列的各模拟信号读出电路阵列的电路结构完全一致，各模拟信号读出电路阵列之间与对外的信号连接方式满足拼接工艺的要求，使新的模拟信号读出电路阵列适于应用拼接工艺，保证大规模读出电路阵列制造的结构基础。

附图说明

图1是本发明实施例中的第一电路示意图；

图2是本发明实施例中的第二电路阵列示意图；

图3是本发明实施例中的第三电路阵列示意图；

图4是本发明实施例中的第四电路阵列示意图；

图5是本发明实施例提供的一种输出通道数可变的模拟信号读出电路阵列的示意图；

图6是本发明实施例提供的一种满足拼接工艺要求的新模拟信号读出电路阵列的示意图；

图7是本发明另一实施例中第二电路阵列示意图；

图8是本发明另一实施例中第二电路阵列输入输出波形示意图a；

图9是本发明另一实施例中第二电路阵列输入输出波形示意图b；

图10是本发明另一实施例提供的一种输出通道数可变的模拟信号读出电路阵列的示意图；

图11是本发明另一实施例提供的一种输出通道数可变的模拟信号读出电路阵列的两通道输出时的输入输出波形；

图12是本发明另一实施例提供的一种输出通道数可变的模拟信号读出电路阵列的四通道输出时的输入输出波形；

图13是本发明另一实施例提供的一种输出通道数可变的模拟信号读出电路阵列的八通道输出时的输入输出波形。

具体实施方式

下面本发明具体的实施方式进行阐述，来进一步说明本发明的出发点以及相应的技术方案。

图1是本发明实施例提供的一种输出通道数可变的模拟信号读出电路阵列的最小单元(以下简称第一电路)的示意图。其中：

101：第一电路模拟信号输入端；

102：第一电路中模拟信号处理电路；

103：第一电路中非门；

104：第一电路中双输入或非门；

105：第一电路中第一开关；

106：第一电路模拟信号输出端；

107：第一电路数字信号输入端；

108：第一电路中第一D触发器；

109：第一电路数字信号输出端；

110：第一电路时钟输入端；

111：第一电路复位信号输入端。

如图1所示，第一电路包括单端输入输出的模拟信号处理电路102、非门103、双输入或非门104、有复位功能的第一D触发器108与可由电信号控制开合的第一开关105。其中电路102的输出端连接第一开关105的输入端，第一开关105的控制端连接或非门104的输出端，104的第一输入端连接非门103的输出端，104的第二输入端连接第一D触发器108的信号输出端(Q端)并作为第一电路的数字信号输出端109，非门103的输入端连接第一D触发器的信号输入端D端并作为第一电路的数字信号输入端107，电路102的输入端作为第一电路的模拟信号输入端101，第一开关的输出端作为第一电路的模拟信号输出端106，第一D触发器的时钟输入CK端与复位信号输入RST端作为第一电路的时钟输入端110与复位信号输入端111。

图2是本发明实施例中的第二电路阵列示意图。其中，

201、202、203：第二电路阵列中的第1、第2、第n列第一电路；

204、205、206：第二电路阵列第1、第2、第n列模拟信号输入端；

207：第二电路阵列时钟输入端；

208：第二电路阵列复位信号输入端；

209：第二电路阵列模拟信号输出端；

210：第二电路阵列数字控制时序信号输出端；

211：第二电路阵列数字控制时序信号传递输入端；

212：第二电路阵列中第二开关；

213：第二电路阵列工作模式切换输入信号端；

214：第二电路阵列数字控制时序信号起始输入端；

215：第二电路阵列中第三开关；

216：第二电路阵列中第二D触发器。

利用n列第一电路组成如图2所示的第二电路阵列，其中第1至第n列第一电路的模拟信号输出端相互连接，并作为第二电路阵列的模拟信号输出端209；第1列第一电路的数字信号输出端与第2列第一电路的数字信号输入端相连，第2列第一电路的数字信号输出端与第3列第一电路的数字信号输入端相连，以此类推，直至第(n-1)列第一电路的数字信号输出端与第n列第一电路的数字信号输入端相连，并将第n列第一电路的数字信号输出端作为第二电路阵列的数字控制时序信号输出端210；第1至第n列第一电路的时钟输入与复位信号输入均各自接同一个线网，作为第二电路阵列的时钟输入端与复位信号输入端，分别为207与208，它们的模拟信号输入端作为第二电路阵列的第1至第n列模拟信号输入端，例如204、205、206。

第二电路阵列除了电路阵列本体外，尚需添加如图2所示的外围电路，包括可由电信号控制开合且控制极性相反的第二开关212、第三开关215，和有复位功能的第二D触发器216。

其中，第二开关与第三开关的控制端均由同一个外部信号源控制，其控制线网为第二电路阵列的工作模式切换信号输入端213，第二开关与第三开关的输出端相互连接并同时连接至第二电路阵列中第1列第一电路的数字信号输入端，第三开关的输入端连接第二D触发器的输出端，第二开关的输入端为第二电路阵列的数字控制时序信号传递输入端211，第二D触发器的输入端为第二电路阵列的数字控制时序信号起始输入端214，第二D触发器的时钟输入与复位信号输入各自与第二电路阵列中的时钟输入与复位信号输入相连。

第二电路阵列的一种读取方法及工作模式的原理是：当利用工作模式切换输入信号端213使读出电路阵列中的第三开关215闭合、第二开关212断开，且在数字控制时序起始输入端214输入时长至少为(n+1)个时钟周期且其上升沿与一同输入的时钟的非触发沿对齐的高电平信号(输出通道数与第二电路阵列中的第一电路列数n决定了此处应输入高电平的长度)时，可使第1至第n列第一电路中的第一开关105依次闭合一个时钟周期的时间，并在其余时间保持常断，从而实现模拟信号从第1至第n列读出电路依次从模拟信号输出端209的输出，另可激活外部输入复位信号以适时中止模拟信号的对外输出，此时第1至第n列第一电路中的第一开关全部断开，需在数字控制时序信号起始输入端重新输入符合要求的信号以实现信号读出功能。

第二电路阵列的另一种读取方法及工作模式的原理是：当利用工作模式切换输入信号端213使读出电路阵列中的第二开关212闭合、第三开关215断开，且在数字控制时序起始输入端211输入时长至少为(n+1)个时钟周期且其上升沿与一同输入的时钟的触发或非触发沿对齐的高电平信号时，可使第1至第n列第一电路中的第一开关105依次闭合一个时钟周期的时间，并在其余时间保持常断，从而实现模拟信号从第1至第n列读出电路依次从模拟信号输出端209的输出，另可激活外部输入复位信号以适时中止模拟信号的对外输出，此时第1至第n列第一电路中的第一开关全部断开，需在数字控制时序信号传递输入端重新输入符合要求的信号以实现信号读出功能。

图3是本发明实施例中的第三电路阵列示意图。其中，

301：第三电路阵列中的第二电路阵列；

302：第三电路阵列模拟信号输入总线；

303：第三电路阵列数字控制时序信号传递输入端；

304：第三电路阵列数字控制时序信号输出端；

305：第三电路阵列中第四开关；

306：第三电路阵列中第五开关；

307：第三电路阵列模拟信号传递输出端；

308：第三电路阵列中模拟信号第一缓冲器；

309：第三电路阵列模拟信号传递输入端；

310：第三电路阵列工作模式切换信号输入端；

311：第三电路阵列中第六开关；

312：第三电路阵列中模拟信号第二缓冲器；

313：第三电路阵列模拟信号最终输出端；

314：第三电路阵列时钟输入端；

315：第三电路阵列数字控制时序信号起始输入端；

316：第三电路阵列复位信号输入端。

如图3所示，利用第二电路阵列301加上单端输入输出的模拟信号第一缓冲器308与第二缓冲器312、可由电信号控制开合的第四开关305、第五开关306与第六开关311(第四开关与第六开关的控制极性相反)，可组成第三电路阵列。

其中，第二电路阵列的模拟信号输出端连接第四开关的输入端、第五开关的输出端与第六开关的输入端，第二电路阵列的第1至第n列模拟信号输入端作为第三电路阵列的模拟信号输入总线302接入外部模拟信号源，第二电路阵列的数字控制时序信号传递输入端、数字控制时序信号起始输入端、数字控制时序信号输出端、复位信号输入端、时钟信号输入端作为第三电路阵列的数字控制时序信号传递输入端303、数字控制时序信号起始输入端315、数字控制时序信号输出端304、复位信号输入端316、时钟信号输入端314，且数字控制时序信号输出端同时连接第五开关的控制端，第三电路阵列的工作模式切换信号输入端310连接第二电路阵列的读出电路阵列的工作模式切换信号输入端及第四开关与第六开关的控制端，第四开关的输出端作为第三电路阵列的模拟信号传递输出端307，第五开关的输入端连接第一缓冲器的输出端，第一缓冲器的输入端作为第三电路阵列的模拟信号传递输入端309，第六开关的输出端连接第二缓冲器的输入端，第二缓冲器的输出端作为第三电路阵列的模拟信号最终输出端313；第二电路阵列的时钟输入端、复位信号输入端与数字控制时序信号起始输入端作为第三电路阵列的时钟输入端314、复位信号输入端316与数字控制时序信号起始输入端315。

图4是本发明实施例中的第四电路阵列的示意图。

401、402、403：第四电路阵列中的第1、第2、第m组第三电路阵列；

404、405、406：第四电路阵列模拟信号输入总线(部分)；

407：第四电路阵列数字控制时序信号传递输入端；

408：第四电路阵列模拟信号传递输出端；

410：第四电路阵列数字控制时序信号输出端；

411：第四电路阵列模拟信号传递输入端；

412、413、414：第四电路阵列工作模式切换信号输入总线(部分)；

415、416、417：第四电路阵列模拟信号最终输出总线(部分)；

418：第四电路阵列时钟输入端；

419：第四电路阵列数字控制时序信号起始输入端；

420：第四电路阵列复位信号输入端。

如图4所示，利用m组第三电路阵列可组成第四电路阵列。其中，第四电路阵列中第1组第三电路阵列401的数字控制时序信号传递输入端作为第四电路阵列的数字控制时序信号传递输入端407，其数字控制时序信号输出端连接第2组第三电路阵列402的数字控制时序信号传递输入端，第2组第三电路阵列的数字控制时序信号输出端连接第3组第三电路阵列的数字控制时序信号传递输入端，以此类推，直至第(m-1)组第三电路阵列的数字控制时序信号输出端连接第m组第三电路阵列403的数字控制时序信号传递输入端，且第m组第三电路阵列的数字控制时序信号输出端作为第四电路阵列的数字控制时序信号输出端410；第m组第三电路阵列的模拟信号传递输入端作为第四电路阵列的模拟信号传递输入端411，第m组第三电路阵列的模拟信号传递输出端连接第(m-1)组第三电路阵列的模拟信号传递输入端，第(m-1)组第三电路阵列的模拟信号传递输出端连接第(m-2)组第三电路阵列的模拟信号传递输入端，以此类推，直至第2组第三电路阵列的模拟信号传递输出端连接第1组第三电路阵列的模拟信号传递输入端，第1组第三电路阵列的模拟信号传递输出端作为第四电路阵列的模拟信号传递输出端408；第1至第m组第三电路阵列中各模拟信号输入总线作为第四电路阵列的模拟信号输入总线(例如404、405、406)，并外接模拟信号源，第1至第m组第三电路阵列中各模拟信号最终输出端作为第四电路阵列模拟信号最终输出总线(例如415、416、417)，第1至第m组第三电路阵列中各工作模式切换信号输入端作为第四电路阵列工作模式切换信号输入总线(例如412、413、414)，第1至第m组第三电路阵列中的时钟输入端、复位信号输入端与数字控制时序信号起始输入端均分别连接至同一线网，并作为第四电路阵列的时钟输入端418、复位信号输入端420与数字控制时序信号起始输入端419。

第四电路阵列可实现多通道输出，其读取方法及工作原理是：当激活第四电路阵列的工作模式切换信号输入总线，使第四电路阵列中第1组、第(p+1)组、第(2*p+1)组，以此类推至第((q-1)*p+1)组(需满足p、q为正整数且q*p＝m)第三电路阵列的第四开关断开，第六开关闭合(此时对应的第二电路阵列内第三开关闭合，第二开关断开)，同时使其他组第三电路阵列的第四开关闭合，第六开关断开(此时对应的第二电路阵列内第二开关闭合，第三开关断开)，另在第四电路阵列的数字控制时序信号起始输入端输入时长至少为(p*n+1)个时钟周期且其上升沿与一同输入的时钟的非触发沿对齐的高电平信号，此时第四电路阵列中各第二电路阵列按前文所述原理依次输出各列第一电路的模拟信号，有部分信号途经相关第三电路阵列中的第一缓冲器，此时对应的第五开关会自动闭合，最终所有信号通过第1组、第(p+1)组、第(2*p+1)组至第((q-1)*p+1)组第三电路阵列的第二缓冲器对外输出，故第四电路阵列可实现总计q个模拟信号输出通道，每个通道依次输出p*n列模拟信号的功能；另可由外部输入复位信号以适时中止上述过程，中止后第1至第m组第三电路阵列中的第五开关全部断开，需在数字控制时序信号起始输入端重新输入符合要求的信号以实现信号读出功能。

图5是本发明实施例提供的一种输出通道数可变的模拟信号读出电路阵列的示意图。所述模拟信号读出电路阵列，以下称为第五电路阵列，由第四电路阵列组成，将第四电路阵列中的m组第三电路阵列分为不同的集合，将每个集合中的第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的对应集合的工作模式切换信号输入端。图5为本发明实施例提供的第五电路阵列的示意图，含m组第三电路阵列，其中：

501～505：第五电路阵列中第1至第m组第三电路阵列中的第二电路阵列；

511～515：第五电路阵列模拟信号输入总线；

521：第五电路阵列数字控制时序信号传递输入端；

531：第五电路阵列模拟信号传递输出端；

522：第五电路阵列数字控制时序信号输出端；

532：第五电路阵列模拟信号传递输入端；

541～545：第五电路阵列模拟信号最终输出总线；

550：第五电路阵列时钟输入端；

560：第五电路阵列数字控制时序信号起始输入端；

570：第五电路阵列复位信号输入端；

581～583：第五电路阵列第1及部分其他工作模式切换信号输入端；

591、593、595：第五电路阵列中第1至第3第三电路阵列中部分模拟信号导线；

592、594、596：第五电路阵列中第1至第3第三电路阵列中部分数字信号导线；

550、560、570对应线网使用水平贯通全图的线段表示，以表示501～505的相关端口均各自接入同一条线网。

优选的，若第五电路阵列中第三电路阵列的个数m是2的若干整数次方，则将第1组与第(m/2+1)组第三电路阵列的工作模式切换信号输入端连在一起，并作为第五电路阵列的第一工作模式切换信号输入端，将第(m/4+1)组与第(3*m/4+1)组第三电路阵列的工作模式切换信号输入端连在一起，并作为第五电路阵列的第二工作模式切换信号输入端，将第(m/8+1)、(3*m/8+1)、(5*m/8+1)、(7*m/8+1)组第三电路阵列的工作模式切换信号输入端连在一起，并作为第五电路阵列的第三工作模式切换信号输入端，以此类推，最终将第(m/(2^s)+1)、(3*m/(2^s)+1)直至((2^s-1)*m/(2^s)+1)组第三电路阵列的工作模式切换信号输入端连在一起，作为第五电路阵列的第s工作模式切换信号输入端，并将其余组第三电路阵列的工作模式切换信号输入端连在一起，作为第五电路阵列的第(s+1)工作模式切换信号输入端，其中2^s为2的s次方，其中s表示工作模式的序号，s<＝log2(m)-1。

第五电路阵列调整输出通道的原理及读取方法为：若激活第五电路阵列的第一工作模式切换信号输入端，使第1组与第(m/2+1)组第三电路阵列中的第四开关断开、第六开关闭合，并控制其余工作模式切换信号输入端，使其余组读出电路阵列中的第四开关闭合、第六开关断开，结合第四电路阵列多通道输出的工作原理，可实现第五电路阵列的2通道模拟信号输出；若激活第五电路阵列的第1、第2工作模式切换信号输入端，使第1、(m/4+1)、(m/2+1)、(3*m/4+1)组第三电路阵列中的第四开关断开、第六开关闭合，并控制其余工作模式切换信号输入端，使其余组第三电路阵列中的第四开关闭合、第六开关断开，可实现第五电路阵列的4通道模拟信号输出；以此类推，若激活第五电路阵列的第1、第2至第s工作模式切换信号输入端，使对应组第三电路阵列中的第四开关断开、第六开关闭合，并控制第(s+1)工作模式切换信号输入端，使其余组第三电路阵列中的第四开关闭合、第六开关断开，可实现第五电路阵列的2^s通道模拟信号输出；若通过激活第五电路阵列的所有工作模式切换信号输入端，使所有组第三电路阵列中的第四开关断开、第六开关闭合，可实现第五电路阵列的m通道模拟信号输出；第五电路阵列的数字控制时序信号起始输入端需在上述各模式下输入至少时长为(m/2*n+1)、(m/4*n+1)、(m/(2^s)*n+1)直至(n+1)个时钟周期的高电平，且其上升沿与一同输入的时钟的非触发沿对齐，以进行2通道、4通道、2^s通道直至m通道模拟信号输出，其中m为第四电路阵列中第三电路阵列的个数，n为第二电路阵列中第一电路的个数。

图6是本发明实施例提供的一种满足拼接工艺要求的新模拟信号读出电路阵列的示意图，其中：

601、602、603：第六电路阵列中第1、第2、第j组第五电路阵列；

604、605、606：第六电路阵列模拟信号输入总线(部分)；

611、612、613：第六电路阵列第1、第2、第(s+1)工作模式切换信号输入端；

614、615、616：第六电路阵列模拟信号最终输出总线(部分)；

617：第六电路阵列时钟输入端；

618：第六电路阵列数字控制时序信号起始输入端；

619：第六电路阵列复位信号输入端。

利用j组模拟信号读出电路阵列(第五电路阵列)进行组合可以进一步得到满足拼接工艺要求的新模拟信号读出电路阵列(第六电路阵列)，具体组合包括：从第1至第j组第五电路阵列(例如601、602、603)的第1至第(s+1)工作模式切换信号输入端均各自连接同一线网，并作为第六电路阵列的第1至第(s+1)工作模式切换信号输入端(例如611、612、613)；第1至第j组第五电路阵列的模拟信号输入总线作为第六电路阵列的模拟信号输入总线(例如604、605、606)，外接信号源；第1至第j组第五电路阵列的模拟信号最终输出总线作为第六电路阵列的模拟信号最终输出总线(例如614、615、616)；第1组第五电路阵列的数字控制时序信号输出端连接至第2组第五电路阵列的数字控制时序信号传递输入端，第2组第五电路阵列的数字控制时序信号输出端连接至第3组第五电路阵列的数字控制时序信号传递输入端，以此类推，直至第(j-1)组第五电路阵列的数字控制时序信号输出端连接至第j组读出第五电路阵列的数字控制时序信号传递输入端，另第1组第五电路阵列数字控制时序信号传递输入端与第j组第五电路阵列的数字控制时序信号输出端保持悬空；第1组第五电路阵列的模拟信号传递输入端连接至第2组第五电路阵列的模拟信号传递输出端，第2组第五电路阵列的模拟信号传递输入端连接至第3组第五电路阵列的模拟信号传递输出端，以此类推，直至第(j-1)组第五电路阵列的模拟信号传递输入端连接至第j组第五电路阵列的模拟信号传递输出端，另第1组第五电路阵列的模拟信号传递输出端与第j组第五电路阵列的模拟信号传递输入端接地；第1至第j组第五电路阵列的时钟信号输入端、复位信号输入端与数字控制时序信号起始输入端各自连接至同一线网，并作为第六电路阵列的时钟信号输入端617、复位信号输入端619与数字控制时序信号起始输入端618连接外部信号源。

第六电路阵列的读取方法及工作原理为：根据第五电路阵列的工作原理，激活第六电路阵列第一工作模式切换信号输入端，可实现第六电路阵列的2*j通道输出，激活第六电路阵列的第1、第2工作模式切换信号输入端，可实现第六电路阵列的4*j通道输出，以此类推，若激活第六电路阵列的第1、第2至第s工作模式切换信号输入端，可实现第六电路阵列的2^s*j通道模拟信号输出，若通过激活所有工作模式切换信号输入端，可实现第六电路阵列的m*j通道模拟信号输出；第六电路阵列的数字控制时序信号起始输入端需在上述各模式下输入至少时长为(m/2*n+1)、(m/4*n+1)、(m/(2^s)*n+1)直至(n+1)个时钟周期的高电平，且其上升沿与一同输入的时钟的非触发沿对齐，以进行2*j通道、4*j通道、2^s*j通道直至m*j通道模拟信号输出。

注意到图6中的j组第五电路阵列，它们具备完全相同的电路拓扑结构，在对其进行物理实现时，对部分物理导线进行处理后，例如在第j组第五电路阵列中511～512对应物理导线延伸至第j组第五电路阵列范围外，即可保证这j组第五电路阵列在物理层面上的完全一致；对应集成电路设计工序，即为这j组第五电路阵列的版图内容完全一致。一组第五电路阵列的版图对应一套掩膜版，即这j组第五电路阵列可使用同一套掩膜版B。再加上第六电路阵列左侧的外部电路版图对应的掩膜版A与右侧的外部电路版图对应的掩膜版C，利用第六电路阵列的架构，仅需至少三张不同的掩膜版即可完成较大规模的、面积比掩膜版本身面积大得多的读出电路整体版图的物理实现。通过节省不同种类掩膜版的数量，第六电路阵列的架构能够节省工艺开支，更加适应于集成电路的拼接工艺，为大面积读出电路的制造提供便利。

图7是本发明另一实施例中第二电路阵列示意图，该实施例意在说明第二电路阵列的工作方式，为便于说明，在该实施例中将为第二电路阵列置入4列第一电路(即此时n＝4)，如图7所示。其中701～704为第二电路阵列中四列第一电路中的模拟信号处理电路，705～708为第二电路阵列的模拟信号输入总线，共四路，709为第二电路阵列的模拟信号输出端，710为第二电路阵列的数字控制时序信号输出端，711为第二电路阵列的数字控制时序信号传递输入端，712为第二电路阵列的工作模式切换输入信号端，713为第二电路阵列的数字控制时序信号起始输入端，717为第二电路阵列的时钟输入端，718为第二电路阵列的复位信号输入端，719、720、725为第二电路阵列中各D触发器之间的连接线网，721～724为第二电路阵列中各第一电路中第一开关的控制端线网，726、727、728分别为第二电路阵列中的第二触发器、第二开关、第三开关，729～731为第二电路阵列中的部分第一D触发器。在第二电路阵列中指定时钟的上升沿为D触发器的触发沿，且D触发器的RST端为低电平激活；模拟输入总线默认有信号输入，且模拟信号处理电路配合本第二电路阵列工作(之后介绍的实施例亦同)。电路内部的连接方法如前所述。

若使用数字控制时序信号起始输入端输入控制信号，各端口的输入输出波形如图8所示。输入端712保持高电平，从而闭合第三开关，断开第二开关；同时输入端713输入5个时钟周期长度的高电平脉冲，其上升沿对准时钟的下降沿。第二D触发器726会在导线719上输出一个长度为5个时钟周期长度的、比输入端713信号延迟一个时钟周期的高电平脉冲，导线720、725等D触发器输入输出导线上也会生成相同长度的高电平脉冲，但均比对应D触发器的输入信号延迟一个时钟周期，即实现移位寄存器功能。经过各列第一电路中组合逻辑电路的处理，即可得到导线721～724上的、时长为1且高电平部分互不重叠的高电平脉冲，其对应控制开关按721至724顺序依次打开，输出各列第一电路中的模拟信号。另可使用复位输入718，使各D触发器输出端上信号全部清零，达到复位电路阵列的目的。

若使用数字控制时序信号传递输入端输入控制信号，其运行原理与上述第一种情况类似，各端口的输入输出波形如图9所示。输入端712保持低电平，从而闭合第二开关，断开第三开关；考虑到711的输入信号可能为相邻第二电路阵列的数字控制时序信号输出端的输出信号，故此时使711输入脉冲的上升沿对准时钟的上升沿(即将其视为移位寄存器中上一级D触发器的输出)，其他参数与上述第一种情况中713输入一致。最终同样实现输出各列第一电路中的模拟信号的功能。另可使用复位输入，使各D触发器输出端上信号全部清零，达到复位电路阵列的目的。

图10是本发明另一实施例提供的一种输出通道数可变的模拟信号读出电路阵列的示意图。该实施例意在说明第五电路阵列的工作方式，如图10所示。为便于说明，在该实施例中将为该第五电路阵列中置入8列第三电路阵列，各第三电路阵列中的第二电路阵列内置入4列第一电路，故有n＝4且m＝8，共32列第一电路输入(1009～1016)与输出。该电路最多可实现8通道输出(1021～1028)，此时选择s＝2，故有第1、第2、第3工作模式切换信号输入端用以实现2、4、8通道输出。其中第1列与第5列第三电路阵列的工作模式切换信号输入端连接至一起，作为该第五电路阵列的第一工作模式切换信号输入端1032；第3列与第7列第三电路阵列的工作模式切换信号输入端连接至一起，作为该第五电路阵列的第二工作模式切换信号输入端1033；将剩余的阵列3的工作模式切换信号输入端连接至一起，作为该第五电路阵列的第三工作模式切换信号输入端1034。另1017为该第五电路阵列的数字控制时序信号传递输入端，1018为第五电路阵列的模拟信号传递输出端，1019为第五电路阵列的数字控制时序信号输出端，1020为第五电路阵列的模拟信号传递输入端，1021～1028为第五电路阵列的模拟信号最终输出总线，1029为第五电路阵列的时钟输入端，1030为第五电路阵列的数字控制时序信号起始输入端，1031为第五电路阵列的复位信号输入端。电路内部其余部分的连接方法在此不再赘述。

使用两通道输出时的输入输出波形如图11所示。输入端1032保持高电平，输入端1033、1034保持低电平，使第1与第5组第三电路阵列中的第四开关断开，第六开关闭合，且其余第三电路阵列中的第四开关闭合，第六开关断开。在输入端1030输入长度为17个时钟周期的高电平脉冲，且其上升沿与一同输入的时钟的下降沿对齐。依据发明内容中介绍的原理与另一实施例中的示例，第1组第三电路阵列将依次输出其中各列第一电路的模拟信号，期间第1组第三电路阵列中的第五开关保持断开，避免其右侧第一缓冲器输出端对模拟信号的影响；1030输入的信号将通过第三电路阵列中的移位寄存器延时“传递”到其数字控制时序信号输出端1036，使第2组电路阵列开始依次输出模拟信号并通过第1组第三电路阵列中的第一缓冲器，与此同时第1组第三电路阵列中的第五开关受1036高电平影响闭合，放行从第2组第三电路阵列输出的模拟信号。导线1036的信号将会继续被“传递”至导线1038、1040、1042，上述过程依次在第2、3、4组第三电路阵列上发生，各第三电路阵列输出的模拟信号通过左侧相邻第三电路阵列的第一缓冲器，最终通过第三电路阵列中的第二缓冲器对外输出1021。由于第5组第三电路阵列中第四开关与其第二电路阵列的第二开关均被断开，故第4组与第5组第三电路阵列无信号互动，相互独立。第5至第8组第三电路阵列的工作原理与上述第1至第4组第三电路阵列相同，最终由1025输出模拟信号，此处不再重复。故通过以上过程，在本第五电路阵列中实现了双通道输出(1021与1025)。另图11中还展示了视情况使用复位输入1031以清零1036及相关导线上所有动态信号，可减少等待时间，加快读出信号的处理速度。

使用四通道输出时的输入输出波形如图12所示。输入端1032、1033保持高电平，输入端1034保持低电平，使第1、3、5、7第三电路阵列中的第四开关断开，第六开关闭合，且其余第三电路阵列中的第四开关闭合，第六开关断开。在输入端1030输入长度为9个时钟周期的高电平脉冲，且其上升沿与一同输入的时钟的下降沿对齐。此时电路运作原理与上述两通道输出时的原理类似，但由输出端1021、1023、1025、1027对外输出模拟信号，1021输出第1、2第三电路阵列的模拟信号，1023输出第3、4第三电路阵列的模拟信号，以此类推。图12还展示了输出1021、1023的相关时序波形，以及复位输入对1036等相关导线的清零操作。

使用八通道输出时的输入输出波形如图13所示。输入端1032、1033、1034均保持高电平，使所有八个第三电路阵列中的第四开关断开，第六开关闭合。在输入端1030输入长度为5个时钟周期的高电平脉冲，且其上升沿与一同输入的时钟的下降沿对齐。此时电路运作原理与上述两通道输出时的原理类似，但由输出端1021～1028八个通道对外输出模拟信号，1021输出第1组第三电路阵列的模拟信号，1022输出第2组第三电路阵列的模拟信号，以此类推。图13展示了输出1021、1022的相关时序波形(数字控制时序信号起始输入端输入两次信号)，以及复位输入对1036等相关导线的清零操作(作用在第二次模拟信号输出后)。

在该实例中，使用三条输入线网实现不同输出通道数的切换操作，便于物理实现；各第三电路阵列中的第一缓冲器可加强模拟信号在传递导线(例如1035、1037等)上的驱动，特别是在传递导线的物理长度较长时，驱动加强作用更加明显，为上述双通道输出等需要长距离传输模拟信号的场合提供架构基础。

以上的所述乃是本发明的具体实施例及所运用的技术原理，若依本发明的构想所作的改变，其所产生的功能作用仍未超出说明书及附图所涵盖的精神时，仍应属本发明的保护范围。

Claims (8)

1.一种输出通道数可变的模拟信号读出电路阵列，其特征在于：

所述模拟信号读出电路阵列，由第四电路阵列组成，将第四电路阵列中的m组第三电路阵列分为不同的集合，将每个集合中的第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的对应集合的工作模式切换信号输入端；

所述第四电路阵列，由m组第三电路阵列组成，其中第1至第m组第三电路阵列中各工作模式切换信号输入端作为第四电路阵列工作模式切换信号输入总线，第1至第m组第三电路阵列中前一组的数字控制时序信号传递输出端和数字控制时序信号输入端依次连接，第m组至第1组第三电路阵列中前一组的模拟信号传递输出端与后一组的模拟信号传递输入端依次连接；

所述第三电路阵列，由第二电路阵列连接单端输入输出的模拟信号第一缓冲器、第二缓冲器，连接可由电信号控制开合的第四开关、第五开关、与第四开关控制极性相反的第六开关组成，其中第三电路阵列的工作模式切换信号输入端连接第二电路阵列的读出电路阵列的工作模式切换信号输入端及第四开关与第六开关的控制端，第五开关的输入端连接第一缓冲器的输出端，第一缓冲器的输入端作为第三电路阵列的模拟信号传递输入端，第六开关的输出端连接第二缓冲器的输入端，第二缓冲器的输出端作为第三电路阵列的模拟信号最终输出端；

所述第二电路阵列，包括第二电路阵列本体和第二电路阵列外围电路组成，所述第二电路阵列本体由n列第一电路相互连接组成，所述第二电路阵列外围电路由电信号控制开合且极性相反的第二开关、第三开关，和有复位功能的第二D触发器组成，其中第1至第n列第一电路的模拟信号输出端相互连接，并作为第二电路阵列的模拟信号输出端，第1至第n列第一电路中前一第一电路的数字信号输出端与后一第一电路的数字信号输入端依次相连，第二开关与第三开关的控制端均由同一个外部信号源控制，其控制线网为第二电路阵列的工作模式切换信号输入端，第二开关与第三开关的输出端相互连接并同时连接至第二电路阵列中第1列第一电路的数字信号输入端，第三开关的输入端连接第二D触发器的输出端。

2.根据权利要求1所述的模拟信号读出电路阵列，其特征在于，所述将第四电路阵列中的m组第三电路阵列分为不同的集合，将每个集合中的第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的对应集合的工作模式切换信号输入端，包括：

若所述第四电路阵列中第三电路阵列的个数m是2的整数次方，则将第1组与第(m/2+1)组第三电路阵列的工作模式切换信号输入端连在一起，并作为所述模拟信号读出电路阵列的第一工作模式切换信号输入端，将第(m/4+1)组与第(3*m/4+1)组第三电路阵列的工作模式切换信号输入端连在一起，并作为所述模拟信号读出电路阵列的第二工作模式切换信号输入端，将第(m/8+1)、(3*m/8+1)、(5*m/8+1)、(7*m/8+1)组第三电路阵列的工作模式切换信号输入端连在一起，并作为所述模拟信号读出电路阵列的第三工作模式切换信号输入端，以此类推，最终将第(m/(2^s)+1)、(3*m/(2^s)+1)直至((2^s-1)*m/(2^s)+1)组第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的第s工作模式切换信号输入端，并将其余组第三电路阵列的工作模式切换信号输入端连在一起，作为所述模拟信号读出电路阵列的第(s+1)工作模式切换信号输入端，其中s表示所述模拟信号读出电路阵列的工作模式序号，s<＝log2(m)-1。

3.根据权利要求1所述的模拟信号读出电路阵列，其特征在于，利用j组模拟信号读出电路阵列进行组合可以进一步得到满足拼接工艺要求的新模拟信号读出电路阵列，具体组合包括：

第1至第j组模拟信号读出电路阵列的第1至第(s+1)工作模式切换信号输入端均各自连接同一线网，并作为新模拟信号读出电路阵列的第1至第(s+1)工作模式切换信号输入端；第1至第j组模拟信号读出电路阵列的模拟信号输入总线和模拟信号最终输出总线作为新模拟信号读出电路阵列的模拟信号输入总线和模拟信号最终输出总线；第1至第j组模拟信号读出电路阵列的前一组数字控制时序信号输出端与后一组数字控制时序信号输入端依次连接；第1至第j组模拟信号读出电路阵列的前一组模拟信号传递输入端与后一组模拟信号传递输出端依次连接；第1至第j组模拟信号读出电路阵列的时钟信号输入端、复位信号输入端与数字控制时序信号起始输入端各自连接至同一线网，并作为新模拟信号读出电路阵列的时钟信号输入端、复位信号输入端与数字控制时序信号起始输入端，连接外部信号源。

4.根据权利要求1所述的模拟信号读出电路阵列，其特征在于，所述第一电路，包括单端输入输出的模拟信号处理电路、非门、双输入或非门、有复位功能的第一D触发器与可由电信号控制开合的第一开关，其中单端输入输出的模拟信号处理电路的输出端连接第一开关的输入端，第一开关的控制端连接或非门的输出端，双输入或非门的第一输入端连接非门的输出端，双输入或非门的第二输入端连接第一D触发器的信号输出端，并作为第一电路的数字信号输出端，非门的输入端连接第一D触发器的信号输入端，并作为第一电路的数字信号输入端，单端输入输出的模拟信号处理电路的输入端作为第一电路的模拟信号输入端，第一开关的输出端作为第一电路的模拟信号输出端，第一D触发器的时钟输入与复位信号输入作为第一电路的时钟输入端与复位信号输入端。

5.一种如权利要求1～4任意一项所述的模拟信号读出电路阵列的读出方法，其特征在于，所述模拟信号读出电路阵列的读出方法包括：

若激活所述模拟信号读出电路阵列的第一工作模式切换信号输入端，使第1组与第(m/2+1)组第三电路阵列中的第四开关断开、第六开关闭合，并控制其余工作模式切换信号输入端，使其余组读出电路阵列中的第四开关闭合、第六开关断开，可实现所述模拟信号读出电路阵列的2通道模拟信号输出；

若激活所述模拟信号读出电路阵列的第1、第2工作模式切换信号输入端，使第1、(m/4+1)、(m/2+1)、(3*m/4+1)组第三电路阵列中的第四开关断开、第六开关闭合，并控制其余工作模式切换信号输入端，使其余组第三电路阵列中的第四开关闭合、第六开关断开，可实现所述模拟信号读出电路阵列的4通道模拟信号输出；

以此类推，若激活所述模拟信号读出电路阵列的第1、第2至第s工作模式切换信号输入端，使对应组第三电路阵列中的第四开关断开、第六开关闭合，并控制第(s+1)工作模式切换信号输入端，使其余组第三电路阵列中的第四开关闭合、第六开关断开，可实现所述模拟信号读出电路阵列的2^s通道模拟信号输出，其中s表示所述模拟信号读出电路阵列的工作模式序号，s<＝log2(m)-1；

若通过激活所述模拟信号读出电路阵列的所有工作模式切换信号输入端，使所有组第三电路阵列中的第四开关断开、第六开关闭合，可实现所述模拟信号读出电路阵列的m通道模拟信号输出；

所述模拟信号读出电路阵列的数字控制时序信号起始输入端需在上述各模式下输入至少时长为(m/2*n+1)、(m/4*n+1)、(m/(2^s)*n+1)直至(n+1)个时钟周期的高电平，且其上升沿与一同输入的时钟的非触发沿对齐，以进行2通道、4通道、2^s通道直至m通道模拟信号输出，其中m为第四电路阵列中第三电路阵列的个数，n为第二电路阵列中第一电路的个数。

6.根据权利要求5所述的模拟信号读出电路阵列的读出方法，其特征在于：当激活第四电路阵列的工作模式切换信号输入总线，使第四电路阵列中第1组、第(p+1)组、第(2*p+1)组，以此类推至第((q-1)*p+1)组第三电路阵列的第四开关断开，第六开关闭合，对应的第二电路阵列内第三开关闭合，第二开关断开，同时使其他组第三电路阵列的第四开关闭合，第六开关断开，对应的第二电路阵列内第二开关闭合，第三开关断开，另在第四电路阵列的数字控制时序信号起始输入端输入时长至少为(p*n+1)个时钟周期且其上升沿与一同输入的时钟的非触发沿对齐的高电平信号，此时第四电路阵列中各第二电路阵列依次输出各列第一电路的模拟信号，有部分信号途经相关第三电路阵列中的第一缓冲器，此时对应的第五开关会自动闭合，最终所有信号通过第1组、第(p+1)组、第(2*p+1)组至第((q-1)*p+1)组第三电路阵列的第二缓冲器对外输出，从而第四电路阵列可实现总计q个模拟信号输出通道，每个通道依次输出p*n列模拟信号的功能；另可由外部输入复位信号以适时中止上述过程，中止后第1至第m组第三电路阵列中的第五开关全部断开，需在数字控制时序信号起始输入端重新输入符合要求的信号以实现信号读出功能，其中p、q为正整数且q*p＝m，m为第四电路阵列中第三电路阵列的个数，n为第二电路阵列中第一电路的个数。

7.根据权利要求5所述的模拟信号读出电路阵列的读出方法，其特征在于：

对于第二电路阵列，当利用工作模式切换输入信号端使读出电路阵列中的第三开关闭合、第二开关断开，且在数字控制时序起始输入端输入时长至少为(n+1)个时钟周期且其上升沿与一同输入的时钟的非触发沿对齐的高电平信号时，可使第1至第n列第一电路中的第一开关依次闭合一个时钟周期的时间，并在其余时间保持常断，从而实现模拟信号从第1至第n列读出电路依次从模拟信号输出端的输出，另可激活外部输入复位信号以适时中止模拟信号的对外输出，此时第1至第n列第一电路中的第一开关全部断开，需在数字控制时序信号起始输入端重新输入符合要求的信号以实现信号读出功能；

对于第二电路阵列，当利用工作模式切换输入信号端使读出电路阵列中的第二开关闭合、第三开关断开，且在数字控制时序起始输入端输入时长至少为(n+1)个时钟周期且其上升沿与一同输入的时钟的触发或非触发沿对齐的高电平信号时，可使第1至第n列第一电路中的第一开关依次闭合一个时钟周期的时间，并在其余时间保持常断，从而实现模拟信号从第1至第n列读出电路依次从模拟信号输出端的输出，另可激活外部输入复位信号以适时中止模拟信号的对外输出，此时第1至第n列第一电路中的第一开关全部断开，需在数字控制时序信号传递输入端重新输入符合要求的信号以实现信号读出功能。

8.根据权利要求5所述的模拟信号读出电路阵列的读出方法，其特征在于：

进一步利用j组所述模拟信号读出电路阵列进行组合，得到的满足拼接工艺要求的新模拟信号读出电路阵列，所述新模拟信号读出电路阵列的读出方法为：

激活新模拟信号读出电路阵列的第一工作模式切换信号输入端，可实现新模拟信号读出电路阵列的2*j通道输出，激活新模拟信号读出电路阵列的第1、第2工作模式切换信号输入端，可实现新模拟信号读出电路阵列的4*j通道输出，以此类推，若新模拟信号读出电路阵列的第1、第2至第s工作模式切换信号输入端，可实现新模拟信号读出电路阵列的2^s*j通道模拟信号输出，若通过激活所有工作模式切换信号输入端，可实现新模拟信号读出电路阵列的m*j通道模拟信号输出；

新模拟信号读出电路阵列的数字控制时序信号起始输入端需在上述各模式下输入至少时长为(m/2*n+1)、(m/4*n+1)、(m/(2^s)*n+1)直至(n+1)个时钟周期的高电平，且其上升沿与一同输入的时钟的非触发沿对齐，以进行2*j通道、4*j通道、2^s*j通道直至m*j通道模拟信号输出。

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