CN110851390A - 一种基于fpga实现4m 1553b总线协议的方法及系统 - Google Patents

一种基于fpga实现4m 1553b总线协议的方法及系统 Download PDF

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Abstract

本发明公开了一种基于FPGA实现4M 1553B总线协议的方法及系统，改方法包括如下步骤：1)采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；2)对串行bit流进行位同步，同步完的串行bit流进行奇偶校验，得到总线数据；3)对总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；4)将1553B总线消息中的消息接收数据放到消息接收缓存，将1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。本发明基于FPGA实现了4M 1553B总线协议，有效的降低使用成本和体积。

Description

一种基于FPGA实现4M 1553B总线协议的方法及系统
技术领域
本发明属于飞行器总线通信技术领域，尤其涉及一种基于FPGA实现4M 1553B总线协议的方法及系统。
背景技术
近年来，随着电子技术发展，飞行器电子系统日益复杂，性能进一步提高。为了提高飞行器电子系统间的协调匹配和有序调度，需要在不同的电子设备之间搭建一座桥梁，满足电子设备间的数据交互，1553B总线作为一种高可靠总线接口标准，称为当前最常用的数据交互总线形式。由于飞行器数据交互数据量逐渐增大，1Mbps的1553B总线接口已经难以满足总体需求，因此，根据MIL-STD-1553B标准更改升级的4M 1553B总线开始在飞行器中广泛使用。
1553B总线协议芯片通常采用BU61580系列及其仿制产品，单片价格在几万元以上，成本高昂，且体积较大，与飞行器的小型化和低成本要求不符。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提供了一种基于FPGA实现4M1553B总线协议的方法及系统，基于FPGA实现了4M 1553B总线协议，有效的降低使用成本和体积。
本发明目的通过以下技术方案予以实现：根据本发明的一个方面，提供了一种基于FPGA实现4M 1553B总线协议的方法，所述方法包括如下步骤：1)采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；2)对步骤1)中的串行bit流进行位同步，同步完的串行bit流进行奇偶校验，得到总线数据；3)对步骤2)中的总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；4)将步骤3)中的1553B总线消息中的消息接收数据放到消息接收缓存，将步骤3)中的1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。
上述基于FPGA实现4M 1553B总线协议的方法中，在步骤1)中，串行bit流进行位同步包括如下步骤：使用高速时钟对总线消息进行采样，利用曼彻斯特编码每一位数据传输过程中均存在高低电平变化的特点，本地时钟对相邻两个数据位的编码跳变进行计数，将该计数值更新到本地，利用该计数值作为输出数据的时钟计数，实现输入输出数据的时钟同步。
上述基于FPGA实现4M 1553B总线协议的方法中，在步骤3)中，对步骤2)中的总线数据进行总线仲裁包括如下步骤：首先接收到A总线数据，如果此时A总线数据没有完成消息解析和处理，则舍弃该数据，重新响应后到的B总线数据。
上述基于FPGA实现4M 1553B总线协议的方法中，在步骤4)中，消息接收缓存包含两个独立的双口RAM，两个独立的双口RAM可配置成循环队列缓存模式或双缓冲缓存模式；其中，两个独立的双口RAM包括RAM1和RAM2。
上述基于FPGA实现4M 1553B总线协议的方法中，循环队列缓存模式中，RAM1用于保存消息接收数据，采用先入先出的原则、循环记录的方式，实现消息接收数据的逐条保存；由于消息接收数据不等长，为了确保消息读取时能够准确找到RAM1中保存的消息接收数据，RAM2中保存每条消息接收数据在RAM1中的位置信息。
上述基于FPGA实现4M 1553B总线协议的方法中，循环队列缓存模式的读写流程包括如下步骤：1)写缓存：当有消息接收数据时，根据写指针的位置将消息接收数据依次写入RAM1中，当消息写入完成后，将此时写指针的位置写入RAM2中，用于指示当前消息接收数据的位置；2)读缓存：当有读消息接收数据的请求时，根据读指针位置依次从RAM1中读取消息接收数据，同时读指针与RAM2中保存的消息接收数据位置进行比对，当两者一致时，则消息读取完成。
上述基于FPGA实现4M 1553B总线协议的方法中，双缓冲缓存模式中，RAM1和RAM2各被划分为32个子地址空间，用于保存不同子地址的消息接收数据，为了避免读写冲突，采用乒乓读写模式，即当对RAM1某个子地址进行消息写操作时，RAM2对应的子地址用于消息读操作，当RAM2中消息读取完成后，则切换两个RAM的读写状态，即RAM2为写缓存，RAM1为读缓存。
根据本发明的另一个方面，还提供了一种基于FPGA实现4M 1553B总线协议的系统，包括：第一模块，用于采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；第二模块，用于对第一模块中的串行bit流进行位同步，同步完的串行bit流进行奇偶校验，得到总线数据；第三模块，用于对第二模块中的总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；第四模块，用于将第三模块中的1553B总线消息中的消息接收数据放到消息接收缓存，将第三模块中的1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。
上述基于FPGA实现4M 1553B总线协议的系统中，串行bit流进行位同步包括如下步骤：使用高速时钟对总线消息进行采样，利用曼彻斯特编码每一位数据传输过程中均存在高低电平变化的特点，本地时钟对相邻两个数据位的编码跳变进行计数，将该计数值更新到本地，利用该计数值作为输出数据的时钟计数，实现输入输出数据的时钟同步。
上述基于FPGA实现4M 1553B总线协议的系统中，消息接收缓存包含两个独立的双口RAM，两个独立的双口RAM可配置成循环队列缓存模式或双缓冲缓存模式；其中，两个独立的双口RAM包括RAM1和RAM2。
本发明与现有技术相比具有如下有益效果：
(1)本发明基于FPGA实现了4M 1553B总线协议，替代芯片实现方案，有效的降低使用成本和体积。
(2)本发明采用bit流同步方法，有效解决收发时钟不同步问题，提高1553B总线通信的可靠性；
(3)本发明采用两种不同接收缓冲实现模式，适应不同应用场景下的数据接收；
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是本发明实施例提供的基于FPGA实现4M 1553B总线协议的方法的流程图；
图2是本发明实施例提供的曼彻斯特编码示意图；
图3是本发明实施例提供的循环队列缓存模式示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
图1是本发明实施例提供的基于FPGA实现4M 1553B总线协议的方法的流程图。如图1所示，该方法包括如下步骤：
1)采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；
2)对步骤1)中的串行bit流进行位同步，实时修正由时钟不一致造成的相位不同步问题，同步完的串行bit流进行奇偶校验，得到总线数据；
3)对步骤2)中的总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；
4)将步骤3)中的1553B总线消息中的消息接收数据放到消息接收缓存，将步骤3)中的1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。
在步骤1)中，串行bit流进行位同步包括如下步骤：使用高速时钟对总线消息进行采样，利用曼彻斯特编码每一位数据传输过程中均存在高低电平变化的特点，本地时钟对相邻两个数据位的编码跳变进行计数，将该计数值更新到本地，利用该计数值作为输出数据的时钟计数，实现输入输出数据的时钟同步。
在步骤3)中，对步骤2)中的总线数据进行总线仲裁包括：当A总线和B总线都接收到数据时，优先响应后到的数据，例如首先接收到A总线数据，如果此时A总线数据没有完成消息解析和处理，则舍弃该数据，重新响应后到的B总线数据。
如图2所示，在接收到A/B总线数据并完成曼彻斯特解码后，采用时钟同步的方法，保证BC和RT之间时钟的同步，消除总线速率误差；采用高速时钟对总线消息进行采样，由于1553B总线采用的曼彻斯特编码在每一位数据的传输过程中均存在高低电平的变化，本地时钟对相邻两个bit位的编码跳变进行计数，将该计数值更新到本地，从而修正数据输出的时钟，实现BC和RT之间的时钟同步；
在步骤4)中，消息接收缓存包含两个独立的双口RAM，两个独立的双口RAM可配置成循环队列缓存模式或双缓冲缓存模式；其中，两个独立的双口RAM包括RAM1和RAM2。
如图3所示，循环队列缓存模式中，RAM1用于保存消息接收数据，采用先入先出的原则、循环记录的方式，实现消息接收数据的逐条保存；由于消息接收数据不等长，为了确保消息读取时能够准确找到RAM1中保存的消息接收数据，RAM2中保存每条消息接收数据在RAM1中的位置信息。
循环队列缓存模式的读写流程包括如下步骤：
1)写缓存：当有消息接收数据时，根据写指针的位置将消息接收数据依次写入RAM1中，当消息写入完成后，将此时写指针的位置写入RAM2中，用于指示当前消息接收数据的位置；
2)读缓存：当有读消息接收数据的请求时，根据读指针位置依次从RAM1中读取消息接收数据，同时读指针与RAM2中保存的消息接收数据位置进行比对，当两者一致时，则消息读取完成。
双缓冲缓存模式中，RAM1和RAM2各被划分为32个子地址空间，用于保存不同子地址的消息接收数据，为了避免读写冲突，采用乒乓读写模式，即当对RAM1某个子地址进行消息写操作时，RAM2对应的子地址用于消息读操作，当RAM2中消息读取完成后，则切换两个RAM的读写状态，即RAM2为写缓存，RAM1为读缓存。
本实施例还提供了一种基于FPGA实现4M 1553B总线协议的系统，其包括：第一模块，用于采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；第二模块，用于对第一模块中的串行bit流进行位同步，同步完的串行bit流进行奇偶校验，得到总线数据；第三模块，用于对第二模块中的总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；第四模块，用于将第三模块中的1553B总线消息中的消息接收数据放到消息接收缓存，将第三模块中的1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。
上述实施例中，串行bit流进行位同步包括如下步骤：使用高速时钟对总线消息进行采样，利用曼彻斯特编码每一位数据传输过程中均存在高低电平变化的特点，本地时钟对相邻两个数据位的编码跳变进行计数，将该计数值更新到本地，利用该计数值作为输出数据的时钟计数，实现输入输出数据的时钟同步。
上述实施例中，对总线数据进行总线仲裁包括如下步骤：首先接收到A总线数据，如果此时A总线数据没有完成消息解析和处理，则舍弃该数据，重新响应后到的B总线数据。
上述实施例中，消息接收缓存包含两个独立的双口RAM，两个独立的双口RAM可配置成循环队列缓存模式或双缓冲缓存模式；其中，两个独立的双口RAM包括RAM1和RAM2。
上述实施例中，循环队列缓存模式中，RAM1用于保存消息接收数据，采用先入先出的原则、循环记录的方式，实现消息接收数据的逐条保存；由于消息接收数据不等长，为了确保消息读取时能够准确找到RAM1中保存的消息接收数据，RAM2中保存每条消息接收数据在RAM1中的位置信息。
上述实施例中，循环队列缓存模式的读写流程包括如下步骤：
1)写缓存：当有消息接收数据时，根据写指针的位置将消息接收数据依次写入RAM1中，当消息写入完成后，将此时写指针的位置写入RAM2中，用于指示当前消息接收数据的位置；
2)读缓存：当有读消息接收数据的请求时，根据读指针位置依次从RAM1中读取消息接收数据，同时读指针与RAM2中保存的消息接收数据位置进行比对，当两者一致时，则消息读取完成。
上述实施例中，双缓冲缓存模式中，RAM1和RAM2各被划分为32个子地址空间，用于保存不同子地址的消息接收数据，为了避免读写冲突，采用乒乓读写模式，即当对RAM1某个子地址进行消息写操作时，RAM2对应的子地址用于消息读操作，当RAM2中消息读取完成后，则切换两个RAM的读写状态，即RAM2为写缓存，RAM1为读缓存。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种基于FPGA实现4M 1553B总线协议的方法，其特征在于，所述方法包括如下步骤：
1)采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；
2)对步骤1)中的串行bit流进行位同步，同步完的串行bit流进行奇偶校验，得到总线数据；
3)对步骤2)中的总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；
4)将步骤3)中的1553B总线消息中的消息接收数据放到消息接收缓存，将步骤3)中的1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。
2.根据权利要求1所述的基于FPGA实现4M 1553B总线协议的方法，其特征在于：在步骤1)中，串行bit流进行位同步包括如下步骤：使用高速时钟对总线消息进行采样，利用曼彻斯特编码每一位数据传输过程中均存在高低电平变化的特点，本地时钟对相邻两个数据位的编码跳变进行计数，将该计数值更新到本地，利用该计数值作为输出数据的时钟计数，实现输入输出数据的时钟同步。
3.根据权利要求1所述的基于FPGA实现4M 1553B总线协议的方法，其特征在于：在步骤3)中，对步骤2)中的总线数据进行总线仲裁包括如下步骤：首先接收到A总线数据，如果此时A总线数据没有完成消息解析和处理，则舍弃该数据，重新响应后到的B总线数据。
4.根据权利要求1所述的基于FPGA实现4M 1553B总线协议的方法，其特征在于：在步骤4)中，消息接收缓存包含两个独立的双口RAM，两个独立的双口RAM可配置成循环队列缓存模式或双缓冲缓存模式；其中，两个独立的双口RAM包括RAM1和RAM2。
5.根据权利要求4所述的基于FPGA实现4M 1553B总线协议的方法，其特征在于：循环队列缓存模式中，RAM1用于保存消息接收数据，采用先入先出的原则、循环记录的方式，实现消息接收数据的逐条保存；由于消息接收数据不等长，为了确保消息读取时能够准确找到RAM1中保存的消息接收数据，RAM2中保存每条消息接收数据在RAM1中的位置信息。
6.根据权利要求5所述的基于FPGA实现4M 1553B总线协议的方法，其特征在于：循环队列缓存模式的读写流程包括如下步骤：
1)写缓存：当有消息接收数据时，根据写指针的位置将消息接收数据依次写入RAM1中，当消息写入完成后，将此时写指针的位置写入RAM2中，用于指示当前消息接收数据的位置；
2)读缓存：当有读消息接收数据的请求时，根据读指针位置依次从RAM1中读取消息接收数据，同时读指针与RAM2中保存的消息接收数据位置进行比对，当两者一致时，则消息读取完成。
7.根据权利要求4所述的基于FPGA实现4M 1553B总线协议的方法，其特征在于：双缓冲缓存模式中，RAM1和RAM2各被划分为32个子地址空间，用于保存不同子地址的消息接收数据，为了避免读写冲突，采用乒乓读写模式，即当对RAM1某个子地址进行消息写操作时，RAM2对应的子地址用于消息读操作，当RAM2中消息读取完成后，则切换两个RAM的读写状态，即RAM2为写缓存，RAM1为读缓存。
8.一种基于FPGA实现4M 1553B总线协议的系统，其特征在于包括：
第一模块，用于采集A总线和B总线的数据，对总线数据进行曼彻斯特编解码，得到串行bit流；
第二模块，用于对第一模块中的串行bit流进行位同步，同步完的串行bit流进行奇偶校验，得到总线数据；
第三模块，用于对第二模块中的总线数据进行总线仲裁，确定使用的A总线或者B总线，然后根据1553B链路层协议对总线数据开展消息解析和处理得到1553B总线消息，实现十种1553B消息格式的收发控制；
第四模块，用于将第三模块中的1553B总线消息中的消息接收数据放到消息接收缓存，将第三模块中的1553B总线消息中的消息发送数据放入发送缓存，通过输入输出接口完成与控制芯片的交互。
9.根据权利要求8所述的基于FPGA实现4M 1553B总线协议的系统，其特征在于：串行bit流进行位同步包括如下步骤：使用高速时钟对总线消息进行采样，利用曼彻斯特编码每一位数据传输过程中均存在高低电平变化的特点，本地时钟对相邻两个数据位的编码跳变进行计数，将该计数值更新到本地，利用该计数值作为输出数据的时钟计数，实现输入输出数据的时钟同步。
10.根据权利要求8所述的基于FPGA实现4M 1553B总线协议的系统，其特征在于：消息接收缓存包含两个独立的双口RAM，两个独立的双口RAM可配置成循环队列缓存模式或双缓冲缓存模式；其中，两个独立的双口RAM包括RAM1和RAM2。
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