CN110825573B - 一种复杂可编程逻辑器件的测试老炼方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 198
- 230000032683 aging Effects 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 title claims abstract description 28
- 230000006870 function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 230000018109 developmental process Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 2
- 238000010977 unit operation Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
本发明公开了一种复杂可编程逻辑器件的测试老炼方法，复杂可编程逻辑器件包括宏单元、I/O单元，测试包括：输入用于测试与配置所述宏单元的第一测试配置指令，所述宏单元执行所述第一测试配置指令，得到宏单元测试与配置结果；输入用于测试与配置所述I/O单元的第二测试配置指令，所述I/O单元执行所述第二测试配置指令，得到I/O单元测试与配置结果；根据所述宏单元测试与配置结果和所述I/O单元测试与配置结果，测试所述复杂可编程逻辑器件的可靠性，并对所述宏单元和I/O单元进行配置。本发明能够对复杂可编程逻辑器件进行可靠性测试及配置。
Description
技术领域
本发明涉及器件测试技术领域，特别是指一种复杂可编程逻辑器件的测试老炼方法。
背景技术
复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)是一种可以按照用户特定需求进行电路逻辑功能设计的器件，CPLD具有编程灵活、集成度高、开发周期短、制造成本低、适用范围广等特点，已经广泛应用于通信、电子、航天等多个领域。
CPLD是系统中信号处理的关键器件，其可靠性直接影响着系统的整体性能。对CPLD进行测试老炼能够加速器件内部潜在缺陷的暴露，以剔除早期失效CPLD器件，使合格CPLD器件迅速进入失效率恒定且较低的偶然失效期，保证CPLD器件的使用可靠性。目前，对分立元器件及小型数字集成电路等简单电路的测试老炼较为成熟，还没有对CPLD器件进行测试老炼的有效方法。
发明内容
有鉴于此，本发明的目的在于提出一种复杂可编程逻辑器件的测试老炼方法，能够对CPLD进行测试老炼，验证CPLD的可靠性。
基于上述目的，本发明提供了一种复杂可编程逻辑器件的测试老炼方法，所述复杂可编程逻辑器件包括宏单元、I/O单元，方法包括：
输入用于测试与配置所述宏单元的第一测试配置指令，所述宏单元执行所述第一测试配置指令，得到宏单元测试与配置结果；
输入用于测试与配置所述I/O单元的第二测试配置指令，所述I/O单元执行所述第二测试配置指令，得到I/O单元测试与配置结果；
根据所述宏单元测试与配置结果和所述I/O单元测试与配置结果，测试所述复杂可编程逻辑器件的可靠性，并对所述宏单元和I/O单元进行配置。
可选的，所述方法还包括：利用用于对器件进行老炼试验的老炼装置对配置后的宏单元和I/O单元进行可靠性测试。
可选的，所述老炼装置包括PCB电路板，所述PCB电路板上设置至少两个测试工位，每个所述测试工位设置测试电路，待测的复杂可编程逻辑器件通过连接插座与所述测试电路相连接。
可选的，所述第一测试配置指令包括特定逻辑运算指令与用于配置所述宏单元的配置指令。
可选的，所述第二测试配置指令包括特定的输入指令与用于配置所述I/O单元的配置指令。
可选的，通过JTAG接口向所述复杂可编程逻辑器件输入所述第一测试配置指令与第二测试配置指令；或是，通过配置包括所述第一测试配置指令和第二测试配置指令的测试配置文件，所述复杂可编程逻辑器件下载并运行所述测试配置文件。
可选的，所述复杂可编程逻辑器件的型号为EPM7064STI44-7N。
可选的，将所述EPM7064STI44-7N型复杂可编程逻辑器件的宏单元配置为四个输入/输出逻辑单元，每个所述输入/输出逻辑单元的输出信号与输入信号相同。
可选的，将所述EPM7064STI44-7N型复杂可编程逻辑器件的I/O单元配置为第一I/O单元和第二I/O单元，所述第二I/O单元的输出信号与所述第一I/O单元的输入信号相同。
从上面所述可以看出，本发明提供的复杂可编程逻辑器件的测试老炼方法，包括输入用于测试与配置宏单元的第一测试配置指令，宏单元执行第一测试配置指令，得到宏单元测试与配置结果；输入用于测试与配置I/O单元的第二测试配置指令，I/O单元执行第二测试配置指令，得到I/O单元测试与配置结果；根据宏单元测试与配置结果和I/O单元测试与配置结果，判断CPLD的可靠性。本发明的方法能够对CPLD进行测试老炼与配置。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例的方法流程示意图；
图2为本发明实施例的JTAG接口与CPLD连接的电路原理示意图；
图3为本发明具体实施例的CPLD的管脚定义示意图；
图4为图3所示CPLD的宏单元阵列结构示意图；
图5为图4所示宏单元的测试配置示意图；
图6为本发明实施例的第一测试配置指令的信号时序图；
图7为图3所示CPLD的I/O单元的简化电路结构示意图；
图8为本发明实施例的第二测试配置指令的信号时序图；
图9为本发明实施例的老炼装置的测试电路原理示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
本发明实施例提供一种复杂可编程逻辑器件的测试老炼方法，用于对CPLD进行可靠性测试，CPLD包括宏单元、输入/输出单元(以下简称I/O单元)，测试老炼方法包括：
S10：输入用于测试与配置宏单元的第一测试配置指令，所述宏单元执行第一测试配置指令，得到宏单元测试与配置结果；
S11：输入用于测试与配置I/O单元的第二测试配置指令，所述I/O单元执行第二测试配置指令，得到I/O单元测试与配置结果；
S12：根据宏单元测试与配置结果和I/O单元测试与配置结果，测试CPLD的可靠性，并对CPLD进行配置。
本发明实施例中，通过对CPLD的主要组成部分宏单元和I/O单元进行测试与配置，实现对CPLD的配置与可靠性测试。
于一些实施例中，输入测试配置指令的方法包括通过JTAG接口向CPLD输入第一测试配置指令与第二测试配置指令，或是通过配置包括第一测试配置指令和第二测试配置指令的测试配置文件，CPLD下载测试配置文件，运行测试配置文件以执行第一测试配置指令和第二测试配置指令等等。
例如，对于通过JTAG接口向CPLD输入第一测试配置指令与第二测试配置指令的方式，JTAG接口通过测试配置电路与CPLD连接。具体的，如图2所示，JTAG接口的TDI端与CPLD的测试数据输出端相连接，TDI端连接上拉电阻R1，JTAG接口的TDO端与CPLD的测试数据输入端相连接，JTAG接口的TCK端与CPLD的时钟信号端相连接，TCK端连接下拉电阻R3；JTAG接口的TMS端与CPLD的模式配置端相连接，TMS端连接上拉电阻R2。本实施例中，上拉电阻R1、R2的阻值为10KΩ，下拉电阻R3的阻值为10KΩ。
如图2所示，CPLD的NCONFIG端为配置控制输入端，NCONFIG端连接上拉电阻R4，CPLD的NSTATUS端和CONF_DONE端呈高阻状态，NSTATUS端和CONF_DONE端分别连接上拉电阻R5、R6；CPLD的NCE端为使能配置端，低电平有效；CPLD的MSEL0端和MSEL1端为配置模式选择输入端，当MSEL0端和MSEL1端为低电平时，CPLD为JTAG接口配置模式。其中，上拉电阻R4、R5、R6的阻值为10KΩ。当CPLD在JTAG接口配置模式下，可通过JTAG接口向CPLD输入第一测试配置指令和第二测试配置指令，CPLD的宏单元执行第一测试配置指令，得到宏单元测试与配置结果，可根据宏单元测试与配置结果判断宏单元的功能是否正常，并对宏单元进行配置；CPLD的I/O单元执行第二测试配置指令，得到I/O单元测试与配置结果，可根据I/O单元测试与配置结果判断I/O单元的功能是否正常，并对I/O单元进行配置。
对于配置测试配置文件的方式，首先配置包括第一测试配置指令和第二测试配置指令的测试配置文件，将测试配置文件下载到CPLD，CPLD运行测试配置文件，以使宏单元执行第一测试配置指令，得到宏单元测试与配置结果，可根据宏单元测试与配置结果判断宏单元的功能是否正常，并对宏单元进行配置；I/O单元执行第二测试配置指令，得到I/O单元测试与配置结果，可根据I/O单元测试与配置结果判断I/O单元的功能是否正常，并对I/O单元进行配置。可选的，可于Quartus II开发软件下配置测试配置文件(例如后缀名为pof或是sof的文件)，生成的测试配置文件可通过JTAG接口下载到CPLD中，或是在DOS窗口下运行下载命令，将测试配置文件下载到CPLD中。
所述第一测试配置指令为用于测试与配置宏单元功能的指令，宏单元是CPLD中用于实现特定逻辑运算功能的单元，第一测试配置指令包括特定逻辑运算指令与用于配置宏单元的配置指令，宏单元按照第一测试配置指令进行配置，并执行特定逻辑运算，并得到逻辑运算结果。
所述第二测试配置指令为用于测试与配置I/O单元功能的指令，第二测试配置指令包括特定的输入指令与用于配置I/O单元的配置指令，I/O单元按照第二测试配置指令进行配置，并执行特定的输入指令，得到相应的输出结果。
于一具体实施例中，利用本发明的方法对Altera公司的EPM7064STI44-7N型CPLD进行测试老炼。如图3所示，EPM7064STI44-7N型CPLD包括64个宏单元、1250个逻辑门；每16个宏单元组成一个逻辑单元，共4个逻辑单元；CPLD的内部资源通过I/O单元与外部器件建立数据连接。通过向CPLD的宏单元、I/O单元输入相应的测试配置指令，实现对宏单元和I/O单元进行配置与功能性测试。
如图4、5所示，EPM7064STI44-7N型CPLD的宏单元包括32个与或逻辑节点，配置第一测试配置指令，将该CPLD的宏单元配置为四个输入/输出逻辑单元MCs，并且每个逻辑单元的四个输出信号与四个输入信号对应相同，即第一个输入/输出逻辑单元MCs的输入A1、A2、A3、A4分别对应与输出A11、A21、A31、A41相同等。将第一测试配置指令下载到该CPLD中，该CPLD的宏单元执行第一测试配置指令，得到宏单元测试与配置结果，根据宏单元测试与配置结果，判断该CPLD的宏单元功能是否正常，并对宏单元进行配置。可选的，可通过Quartus II开发软件查看宏单元测试与配置结果，根据得到的宏单元测试与配置结果一方面可验证宏单元资源是否全覆盖运行，另一方面可验证宏单元运行结果是否为预期结果。
如图4、6所示，于一种实施例中，对于EPM7064STI44-7N型CPLD的宏单元，通过配置两个第一测试配置指令，实现32个与或逻辑节点的全覆盖测试；其中一个第一测试配置指令向宏单元输入正向信号，另一个第一测试配置指令向宏单元输入反向信号，正向信号与反向信号互为方向相反的两组信号。
于一种实现方式中，所述测试方法还包括：利用老炼装置对配置后的宏单元进行可靠性测试。本实施例中，将CPLD的宏单元配置为四个输入/输出逻辑单元MCs之后，可将四个输入/输出逻辑单元MCs的输入端通过限流电阻连接到用于对器件进行老炼试验的老炼装置上，将四个输入/输出逻辑单元MCs的输出端通过限流电阻接地，通过老炼装置对宏单元输入测试信号以进行可靠性测试。
如图7、8所示，对于EPM7064STI44-7N型CPLD的I/O单元，配置第二测试配置指令，将I/O单元划分为第一I/O单元(如图3中方框内划分出的I/O端)和第二I/O单元，并且第二I/O单元的输出信号与第一I/O单元的输入信号相同。将第二测试配置指令下载到该CPLD中，该CPLD的I/O单元执行第二测试配置指令，得到I/O单元测试与配置结果，根据I/O单元测试与配置结果判断该CPLD的I/O单元功能是否正常，并实现对I/O单元的配置。可选的，可通过Quartus II开发软件查看I/O单元测试与配置结果，根据得到的宏单元测试与配置结果一方面可验证I/O单元资源是否全覆盖运行，另一方面可验证I/O单元运行结果是否为预期结果。
于一种实现方式中，所述测试老炼方法还包括：利用老炼装置对配置后的I/O单元进行可靠性测试。本实施例中，将CPLD的第一I/O单元通过限流电阻连接到老炼装置，将第二I/O单元通过限流电阻接地，通过老炼装置对I/O单元输入测试信号以进行测试老炼。
一些实施方式中，所述老炼装置基于PCB电路板实现，电路板上配置至少两个测试工位，每个测试工位包括测试电路(如图9所示)，待测CPLD通过连接插座与测试电路相连接，CPLD连接于测试工位上，通过老炼装置对CPLD进行老炼测试，老炼测试包括但不限于向CPLD输入测试信号，读取输出的待测信号，通过已知的测试信号和读取的待测信号，判断CPLD的功能是否正常等。老炼装置的参数说明如表1所示：
本发明实施例的复杂可编程逻辑器件的测试老炼方法，通过向CPLD输入用于测试与配置宏单元的第一测试配置指令和用于测试与配置I/O单元的第二测试配置指令，对宏单元和I/O单元进行测试和配置，可根据得到的宏单元测试与配置结果、I/O单元测试与配置结果，判断宏单元和I/O单元的功能是否正常，并对宏单元和I/O单元进行配置；若根据测试结果判断宏单元和I/O单元的功能正常，可进一步利用老炼设备对CPLD进行测试老炼，以验证CPLD的可靠性。
上述实施例的装置用于实现前述实施例中相应的方法，并且具有相应的方法实施例的有益效果，在此不再赘述。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本公开的范围(包括权利要求)被限于这些例子；在本发明的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本发明的不同方面的许多其它变化，为了简明它们没有在细节中提供。
另外，为简化说明和讨论，并且为了不会使本发明难以理解，在所提供的附图中可以示出或可以不示出与集成电路(IC)芯片和其它部件的公知的电源/接地连接。此外，可以以框图的形式示出装置，以便避免使本发明难以理解，并且这也考虑了以下事实，即关于这些框图装置的实施方式的细节是高度取决于将要实施本发明的平台的(即，这些细节应当完全处于本领域技术人员的理解范围内)。在阐述了具体细节(例如，电路)以描述本发明的示例性实施例的情况下，对本领域技术人员来说显而易见的是，可以在没有这些具体细节的情况下或者这些具体细节有变化的情况下实施本发明。因此，这些描述应被认为是说明性的而不是限制性的。
尽管已经结合了本发明的具体实施例对本发明进行了描述，但是根据前面的描述，这些实施例的很多替换、修改和变型对本领域普通技术人员来说将是显而易见的。例如，其它存储器架构(例如，动态RAM(DRAM))可以使用所讨论的实施例。
本发明的实施例旨在涵盖落入所附权利要求的宽泛范围之内的所有这样的替换、修改和变型。因此，凡在本发明的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种复杂可编程逻辑器件的测试老炼方法，所述复杂可编程逻辑器件包括宏单元、I/O单元，其特征在于，包括：
输入用于测试与配置所述宏单元的第一测试配置指令，所述宏单元执行所述第一测试配置指令，得到宏单元测试与配置结果；
输入用于测试与配置所述I/O单元的第二测试配置指令，所述I/O单元执行所述第二测试配置指令，得到I/O单元测试与配置结果；
根据所述宏单元测试与配置结果和所述I/O单元测试与配置结果，测试所述复杂可编程逻辑器件的可靠性，并对所述宏单元和I/O单元进行配置；
利用用于对器件进行老炼试验的老炼装置对配置后的宏单元和I/O单元进行可靠性测试，所述老炼装置包括PCB电路板，所述PCB电路板上设置至少两个测试工位，每个所述测试工位设置测试电路，待测的复杂可编程逻辑器件通过连接插座与所述测试电路相连接；
将所述宏单元配置为多个输入/输出逻辑单元MCs之后，将多个输入/输出逻辑单元MCs的输入端通过限流电阻连接到所述老炼装置上，将多个输入/输出逻辑单元MCs的输出端通过限流电阻接地；将所述I/O单元配置为第一I/O单元和第二I/O单元，所述第一I/O单元通过限流电阻连接到老炼装置，所述第二I/O单元通过限流电阻接地。
2.根据权利要求1所述的方法，其特征在于，所述第一测试配置指令包括特定逻辑运算指令与用于配置所述宏单元的配置指令。
3.根据权利要求1所述的方法，其特征在于，所述第二测试配置指令包括特定的输入指令与用于配置所述I/O单元的配置指令。
4.根据权利要求1所述的方法，其特征在于，通过JTAG接口向所述复杂可编程逻辑器件输入所述第一测试配置指令与第二测试配置指令；或是，通过配置包括所述第一测试配置指令和第二测试配置指令的测试配置文件，所述复杂可编程逻辑器件下载并运行所述测试配置文件。
5.根据权利要求1所述的方法，其特征在于，所述复杂可编程逻辑器件的型号为EPM7064STI44-7N。
6.根据权利要求5所述的方法，其特征在于，将所述EPM7064STI44-7N型复杂可编程逻辑器件的宏单元配置为四个输入/输出逻辑单元，每个所述输入/输出逻辑单元的输出信号与输入信号相同。
7.根据权利要求5所述的方法，其特征在于，将所述EPM7064STI44-7N型复杂可编程逻辑器件的I/O单元配置为第一I/O单元和第二I/O单元，所述第二I/O单元的输出信号与所述第一I/O单元的输入信号相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911045553.8A CN110825573B (zh) | 2019-10-30 | 2019-10-30 | 一种复杂可编程逻辑器件的测试老炼方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911045553.8A CN110825573B (zh) | 2019-10-30 | 2019-10-30 | 一种复杂可编程逻辑器件的测试老炼方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110825573A CN110825573A (zh) | 2020-02-21 |
| CN110825573B true CN110825573B (zh) | 2024-03-12 |
Family
ID=69551420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911045553.8A Active CN110825573B (zh) | 2019-10-30 | 2019-10-30 | 一种复杂可编程逻辑器件的测试老炼方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110825573B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112034331B (zh) * | 2020-08-17 | 2023-04-18 | 北京时代民芯科技有限公司 | 一种基于fpga的电路模块测试方法 |
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| CN109901059A (zh) * | 2019-01-29 | 2019-06-18 | 航天科工防御技术研究试验中心 | 一种复杂可编程逻辑器件重复配置测试方法及电子设备 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201221981A (en) * | 2010-11-24 | 2012-06-01 | Inventec Corp | Multi-chip testing system and testing method thereof |
-
2019
- 2019-10-30 CN CN201911045553.8A patent/CN110825573B/zh active Active
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| CN110825573A (zh) | 2020-02-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |