CN110806838A - 存储器设备以及包括存储器设备的存储器系统 - Google Patents

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Abstract

一种存储器设备包括：至少一个存储器，被配置为与存储器控制器通信；以及存储器加速器，与至少一个存储器分离地提供且被配置为与至少一个存储器通信，其中，存储器加速器包括兼容逻辑，兼容逻辑被配置为执行与存储器控制器的数据处理/恢复类型自适应地相对应的数据处理/恢复操作。

Description

存储器设备以及包括存储器设备的存储器系统
相关申请的交叉引用
本申请要求于2018年8月6日在韩国知识产权局提交的韩国专利申请No.10-2018-0091442的优先权，该申请的公开内容通过引用全部并入本文中。
技术领域
本发明构思涉及一种用于在数据处理/恢复操作中保证存储器控制器(或主机)和存储器设备之间的兼容性的存储器设备和存储器系统。
背景技术
存储器系统中的存储器加速器可以执行存储器操作以分担存储器控制器的负载。存储器控制器和存储器加速器可以共享存储器系统中的相同存储器。由于通过共享相同的存储器执行存储器操作，因此保证存储器控制器和存储器加速器之间的兼容性正成为重要的问题。
发明内容
本发明构思提供了一种存储器设备和存储器系统，其使得执行存储器操作以分担存储器控制器(或主机)的负载的存储器加速器能够可靠地并有效地执行与存储器控制器可支持的数据处理/恢复类型相对应的数据处理/恢复操作。
根据本发明构思的一个方面，提供了一种存储器设备，包括：至少一个存储器，被配置为与存储器控制器通信；以及存储器加速器，与至少一个存储器分离地提供且被配置为与至少一个存储器通信，其中，存储器加速器包括兼容逻辑，兼容逻辑被配置为执行与存储器控制器的数据处理/恢复类型自适应地相对应的数据处理/恢复操作。
根据本发明构思的另一方面，提供了一种存储器系统，包括：多个存储器；存储器控制器，被配置为对多个存储器执行第一存储器操作；以及存储器加速器，与多个存储器分离地提供且被配置为对多个存储器执行第二存储器操作以访问多个存储器，其中，当存储器加速器执行第二存储器操作时，存储器加速器将兼容逻辑配置为具有与作为存储器控制器的第一存储器操作的基础的数据处理/恢复类型相对应的数据处理/恢复类型。
根据本发明构思的另一方面，提供了一种存储器系统，包括：多个存储器；存储器控制器，被配置为访问多个存储器；以及存储器加速器，与多个存储器分离地提供且被配置为访问多个存储器。存储器加速器包括兼容逻辑，兼容逻辑被配置为：基于存储器控制器是否支持数据处理/恢复类型，执行与存储器控制器的数据处理/恢复类型自适应地相对应的数据处理/恢复操作，或者不执行数据处理/恢复操作。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示意性地示出了根据本发明构思的实施例的计算系统的示图；
图2是示出了根据本发明构思的实施例的存储器系统的框图；
图3是具体示出了根据示例实施例的图2的数据处理/恢复逻辑的框图；
图4是根据示例实施例的用于说明为了与存储器控制器的兼容性的图2的存储器加速器的操作的流程图；
图5是示出了根据本发明构思的实施例的存储器系统的框图；
图6是示出了根据本发明构思的实施例的存储器系统的框图；
图7是根据示例实施例的用于说明为了与存储器控制器的兼容性的图6的存储器加速器的操作的流程图；
图8是根据本发明构思的实施例的存储器系统的框图，其用于说明连接到异构存储器设备的存储器控制器的结构；
图9A和图9B是根据示例实施例的用于说明启用/禁用兼容逻辑的操作的存储器系统的框图；
图10是根据示例实施例的用于说明为了与存储器控制器的兼容性的图9A的存储器加速器的操作的流程图；
图11是示出了根据示例实施例的存储器系统的框图；
图12是示出了根据本发明构思的实施例的堆叠结构的存储器设备的框图；
图13是示出了根据本发明构思的实施例的包括多个半导体存储器封装的半导体存储器模块的示图；以及
图14是示出了根据本发明构思的实施例的将存储器设备应用于移动系统的示例的框图。
具体实施方式
图1是示意性地示出了根据本发明构思的实施例的计算系统10的示图。
参考图1，计算系统10可以包括集成电路100和连接到集成电路100的至少一个存储器150。尽管为了便于解释，在图1中示出一个存储器150，但是本发明构思的存储器的数量不限于此。集成电路100可以包括中央处理单元(CPU)110、总线120、存储器控制器130和存储器加速器140。在实施例中，集成电路100可以实现为片上系统(SoC)，或者存储器加速器140可以实现为与集成电路100分离的片外器件。在示例实施例中，可以将存储器加速器140提供为缓冲器芯片或者与存储器150分离的缓冲器管芯。备选地，存储器加速器140可以实现为与存储器150分离并针对特定应用定制的专用集成电路(ASIC)。备选地，存储器加速器140和存储器150可以实现为单个存储器设备。例如，包括存储器加速器140和存储器150的单个存储器设备可以实现为封装。作为示例，存储器加速器140和存储器150中的每一个可以实现为通过半导体晶片制造的管芯或芯片。
在示例实施例中，存储器150可以实现为管芯、芯片或封装。
CPU 110可以被实现为通过驱动操作系统来控制集成电路100的操作。CPU 110可以被实现为根据指令执行算术逻辑运算或者执行数据处理。尽管未示出，但是CPU 110可以包括程序计数器、算术逻辑单元(ALU)、寄存器等。
存储器控制器130可以响应于来自CPU 110的请求执行存储器操作，例如，对去往或来自存储器150的数据进行编程或者读取。存储器控制器130可以包括数据处理/恢复逻辑135。当存储器控制器130对存储器150执行存储器操作时，数据处理/恢复逻辑135可以对数据执行处理或恢复。也就是说，数据处理/恢复逻辑135可以处理预定数据，并且可以将经处理的数据存储在存储器150中。数据处理/恢复逻辑135可以从存储器150读取经处理的数据并且恢复读取到的数据。尽管与一种类型相对应的数据处理/恢复逻辑135被包括在图1的存储器控制器130中，但是存储器控制器130可以支持各种数据处理/恢复类型。将参考图3详细地描述数据处理/恢复逻辑135。存储器控制器130和CPU 110可以统称为主机。
存储器加速器140可以通过直接访问存储器150以代替存储器控制器130执行简单的重复存储器操作(或计算密集型操作)，来分担存储器控制器130的负载。“直接防问”可以意味着在没有中间组件(例如，缓冲器、管芯、芯片等)的情况下，在存储器加速器140和存储器150之间传递数据。分担存储器控制器130的负载可以最终减少控制存储器控制器130的CPU 110的负载，因此CPU 110可以更有效地用于执行更复杂的操作或数据处理。存储器加速器140可以被称为存储器接近处理器，其直接连接到存储器150以对存储器150执行存储器操作。存储器加速器140可以实现为存储器FIM中的功能，其包括用于执行存储器操作的逻辑。
CPU 110、存储器控制器130和存储器加速器140可以经由总线120彼此连接。CPU110可以经由总线120请求针对存储器控制器130和存储器加速器140的存储器操作。存储器控制器130和存储器加速器140还可以经由总线120发送和接收设置兼容逻辑145所需的信息(或信号)。
在本发明构思的实施例中，存储器加速器140可以包括兼容逻辑145。兼容逻辑145可以兼容以执行数据处理/恢复操作，该数据处理/恢复操作与包括在存储器控制器130中的数据处理/恢复逻辑135的数据处理/恢复类型相对应。例如，由于存储器加速器140和存储器控制器130直接访问存储器150以执行存储器操作，因此当存储器加速器140支持的数据处理/恢复类型和存储器控制器130支持的数据处理/恢复类型需要一致时，存储器操作中不会发生错误。根据产品类型、操作状态等，存储器控制器130可以支持各种数据处理/恢复类型，因此为了保持与存储器控制器130的兼容性，存储器加速器140的兼容逻辑145可以自适应地支持与存储器控制器130支持的数据处理/恢复类型相同的数据处理/恢复类型。在实施例中，可以用硬件逻辑或软件逻辑来实现兼容逻辑145。当用软件逻辑实现兼容逻辑145时，存储器加速器140可以通过对兼容逻辑145进行执行或编程来执行数据处理/恢复操作。
在实施例中，存储器加速器140可以从存储器控制器130接收与数据处理/恢复类型相关的信息，并且可以基于与数据处理/恢复类型相关的信息来设置兼容逻辑145。设置兼容逻辑145可以包括：将与存储器控制器130的数据处理/恢复逻辑135相同的数据处理/恢复逻辑编程到兼容逻辑145，或者从包括在兼容逻辑145中的多个数据处理/恢复逻辑中选择与数据处理/恢复逻辑135相同的数据处理/恢复逻辑，或者启用/禁用兼容逻辑145。将参考图2至图8、图9A、图9B和图10至图14在具体实施例中对此进行描述。
存储器150可以被配置为存储CPU 110执行的操作所需的数据。在示例实施例中，存储器150可以实现为动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率同步DRAM(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、Rambus DRAM(RDRAM)、双列直插式存储器模块(DIMM)、非易失性DIMM(NVDIMM)、相变随机存取存储器(PRAM)、移动DRAM、静态随机存取存储器(SRAM)、NAND闪存、NOR闪存、电可擦除可编程只读存储器(EEPROM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
根据本发明构思的实施例的兼容逻辑145可以兼容以符合存储器控制器130支持的数据处理/恢复类型，因此存储器加速器140可以平滑地执行存储器操作以降低存储器控制器130的负载。
图2是示出了根据本发明构思的实施例的存储器系统200的框图。在下文中，描述了图1的兼容逻辑145被实现为可编程逻辑232的实施例。
参考图2，存储器系统200可以包括存储器控制器210和存储器设备220。存储器控制器210可以包括数据处理/恢复逻辑215。
存储器设备220可以包括存储器加速器230和多个存储器240。存储器加速器230可以包括可编程逻辑232和传统路径234。存储器加速器230可以被称为可编程逻辑器件PLD，并且可以实现为与存储器240分离的片外器件。将参考图5详细地描述可编程逻辑232。
存储器控制器210可以经由存储器加速器230的传统路径234直接访问存储器240以对存储器240执行存储器操作。存储器控制器210的存储器操作可以包括数据处理/恢复逻辑215的数据处理/恢复操作。数据处理/恢复逻辑215可以具有特定的数据处理/恢复类型，并且可以基于存储器控制器210的数据处理/恢复类型执行以下操作：处理要编程到存储器240的数据或者恢复从存储器240读取的数据。
存储器加速器230可以从存储器控制器210接收存储器控制器210的数据处理/恢复类型的信息，并且基于数据处理/恢复类型的信息将与存储器控制器210的数据处理/恢复逻辑215相同的数据处理/恢复逻辑编程到可编程逻辑232。在实施例中，数据处理/恢复类型的信息可以包括对与数据处理/恢复逻辑215相同的数据处理/恢复逻辑进行编程所需的信息。存储器设备220可以包括用于从存储器控制器210接收与数据处理/恢复类型相关的信息的信号引脚。
如上所述，可编程逻辑232可以执行与存储器控制器210的数据处理/恢复类型相对应的数据处理/恢复操作。存储器加速器230可以通过使用存储器设备220中的单独逻辑路径执行用于分担存储器控制器210的负载的存储器操作。逻辑路径可以不同于传统路径234，其中存储器控制器210和存储器加速器230可以各自通过传统路径234单独地直接访问存储器240。
图3是具体示出了根据示例实施例的图2的数据处理/恢复逻辑215的框图。
参考图3，数据处理/恢复逻辑215可以包括以下至少一种类型：纠错码(ECC)/检错码(EDC)生成器215_1a和ECC/EDC检查器215_1b、加扰器215_2a和解扰器215_2b、压缩器215_3a和解压缩器215_3b以及加密器215_4a和解密器215_4b。例如，第一类型的数据处理/恢复逻辑215可以是ECC/EDC生成器215_1a和ECC/EDC检查器215_1b，第二类型的数据处理/恢复逻辑215可以是加扰器215_2a和解扰器215_2b，第三类型的数据处理/恢复逻辑215可以是压缩器215_3a和解压缩器215_3b，第四类型的数据处理/恢复逻辑215可以是加密器215_4a和解密器215_4b。为了便于描述，图3中的数据处理/恢复逻辑215仅执行纠错操作、检错操作、加扰操作、解扰操作、压缩操作、解压缩操作、加密操作和解密操作，但这仅是示例，并且本发明构思不限于此。数据处理/恢复逻辑215可以执行各种操作。图1的兼容逻辑145可以兼容可以由数据处理/恢复逻辑215支持的各种功能。兼容逻辑145可以执行与数据处理/恢复逻辑215的数据处理/恢复类型相对应的数据处理/恢复操作。
此外，在图3中，ECC/EDC生成器215_1a和ECC/EDC检查器215_1b被集成到一个逻辑中，但是本发明构思不限于此。ECC生成器和ECC检查器可以分别实现为与EDC生成器和EDC检查器单独分离。
具体地，ECC/EDC生成器215_1a可以执行数据处理操作，其包括以下操作：基于关于预定数据的预定算法生成纠错码或检错码以及将经生成的纠错码或检错码添加到数据。ECC/EDC检查器215_1b可以执行数据恢复操作，其包括：对从存储器读取的数据进行纠错或检错操作。也就是说，ECC/EDC检查器215_1b可以基于包括在读取数据中的纠错码或检错码或者预定算法执行纠错或检错。
加扰器215_2a可以执行数据处理操作，其包括：基于特定模式的关于预定数据的加扰操作。解扰器215_2b可以执行数据恢复操作，其包括：基于特定模式的关于从存储器读取的数据的解扰操作。
压缩器215_3a可以执行数据处理操作，其包括：基于特定压缩方法、特定压缩率等的关于预定数据的压缩操作。解压缩器215_3b可以执行数据恢复操作，其包括：基于特定解压缩方法、特定压缩率等的对从存储器读取的数据的解压缩操作。
加密器215_4a可以执行数据处理操作，其包括：基于特定加密方法、加密密钥等的关于预定数据的加密操作。解密器215_4b可以执行数据恢复操作，其包括：基于特定解密方法、解密密钥等的对从存储器读取的数据的解密操作。
图4是根据示例实施例的用于说明为了与存储器控制器210的兼容性的图2的存储器加速器230的操作的流程图。
参考图2和图4，存储器加速器230可以从存储器控制器210接收指示数据处理/恢复类型的信息(S100)。数据处理/恢复类型的信息可以包括关于存储器控制器210的数据处理/恢复逻辑215的信息。存储器加速器230可以基于数据处理/恢复类型的信息，将与存储器控制器210的数据处理/恢复类型相对应的数据处理/恢复逻辑编程到可编程逻辑232(S120)。此后，可编程逻辑232可以以与存储器控制器210相同的数据处理/恢复类型执行数据处理/恢复操作，通过该数据处理/恢复类型，存储器加速器230与存储器控制器210兼容，因此可以平滑地执行可以降低存储器控制器210的负载的存储器操作。
图5是示出了根据本发明构思的实施例的存储器系统200’的框图。在下文中，描述了图2的可编程逻辑232被实现为存储器FIM 232’中的功能的实施例，存储器FIM 232’中的功能包括用于执行存储器操作的逻辑。
参考图5，存储器系统200’可以包括存储器控制器210和存储器设备220’。存储器设备220’可以包括存储器加速器230’和多个存储器240。存储器加速器230’可以包括存储器(在下文中被称为存储器FIM中的功能)232’，存储器232’包括用于执行存储器操作的预定逻辑和传统路径234。存储器FIM 232’中的功能可以包括可编程逻辑器件(PLD)，例如，现场可编程门阵列(FPGA)232a’。此外，FPGA 232a’可以被实现为嵌入在存储器FIM 232’中的功能中。存储器设备220’中除存储器加速器230’之外的其他配置与图2的存储器设备220的配置相同，将省略其详细描述。
存储器FIM 232’中的功能可以包括各种功能来执行用于降低存储器控制器210的负载的各种存储器操作。具体地，存储器FIM 232’中的功能可以存储作为各种存储器操作的基础的命令，并且存储器加速器230’可以通过从存储器FIM 232’中的功能读取命令并且执行命令来执行各种存储器操作。具体地，FPGA 232a’可以是在数据处理/恢复操作方面对于存储器控制器210和存储器加速器230’之间的兼容性必要的配置，并且可以将与存储器控制器210的数据处理/恢复类型相对应的数据处理/恢复逻辑编程到FPGA 232a’。
在实施例中，存储器加速器230’可以从存储器控制器210接收与数据处理/恢复类型相关的信息，其包括用于更新FPGA 232a’的更新图像。存储器加速器230’可以基于更新图像将与存储器控制器210的数据处理/恢复逻辑215相同的数据处理/恢复逻辑编程到FPGA 232a’。
在另一实施例中，存储器加速器230’可以从存储器控制器210接收与数据处理/恢复类型相关的信息，其包括存储器240中存储用于更新FPGA 232a’的更新图像的地址。存储器加速器230’可以基于数据处理/恢复类型的信息从存储器240读取更新图像。存储器加速器230’可以基于读取到的更新图像，将与存储器控制器210的数据处理/恢复逻辑215相同的数据处理/恢复逻辑编程到FPGA 232a’。
然而，上述关于FPGA 232a’的编程方法仅是示例，本发明构思不限于此。例如，可以以各种方式将与存储器控制器210的数据处理/恢复逻辑215相同的数据处理/恢复逻辑编程到FPGA 232a’。
图6是示出了根据本发明构思的实施例的存储器系统300的框图。在下文中，图1的兼容逻辑145中的实施例被实现为存储器FIM 332中的功能。
参考图6，存储器系统300可以包括存储器控制器310和存储器设备320。存储器设备320可以包括存储器加速器330和多个存储器340。存储器加速器330可以包括存储器FIM332中的功能和传统路径334。存储器FIM 332中的功能可以包括分别与多个数据处理/恢复类型类型_1～类型_n相对应的多个数据处理/恢复逻辑332_1～332_n。存储器设备320的其他配置与图2的存储器设备220的配置相同，因此将省略其详细描述。
由于存储器FIM 332中的功能包括多个数据处理/恢复逻辑332_1～332_n，因此存储器FIM 332中的功能可以从数据处理/恢复逻辑332_1～332_n中选择与连接到存储器设备320的存储器控制器310的数据处理/恢复类型相对应的数据处理/恢复逻辑，从而容易地保持与存储器控制器310的兼容性。此外，由于存储器FIM 332中的功能包括各种数据处理/恢复逻辑332_1～332_n，因此存储器FIM 332中的功能可以具有用于兼容存储器控制器的较宽范围，并且无论连接哪个存储器控制器，存储器设备320可以保持与存储器控制器的兼容性。
在实施例中，存储器加速器330可以向存储器控制器310提供关于可支持的数据处理/恢复类型的信息。例如，存储器加速器330可以向存储器控制器310提供数据处理/恢复类型的信息，该信息指示当前可以支持第一至第n数据处理/恢复类型类型_1～类型_n。存储器控制器310可以向存储器加速器330提供选择信号，该选择信号用于从第一至第n数据处理/恢复类型类型_1～类型_n中选择存储器加速器330的与存储器控制器310的数据处理/恢复类型相对应的数据处理/恢复类型。存储器加速器330可以基于接收到的选择信号，从多个数据处理/恢复逻辑332_1～332_n中选择与存储器控制器310的数据处理/恢复逻辑315相对应的数据处理/恢复逻辑。
在另一实施例中，存储器加速器330可以从存储器控制器310接收指示数据处理/恢复类型的信息。数据处理/恢复类型的信息可以包括指示存储器控制器310的数据处理/恢复逻辑315具有哪种数据处理/恢复类型的信息。存储器加速器330可以基于数据处理/恢复类型的信息，从多个数据处理/恢复逻辑332_1～332_n中选择与存储器控制器310的数据处理/恢复逻辑315相对应的数据处理/恢复逻辑。
当存储器加速器330对存储器340执行存储器操作时，所选择的数据处理/恢复逻辑可以执行数据处理/恢复操作，从而保证了与存储器控制器310的兼容性。
此外，在实施例中，由于可以将图5的FPGA 232’的实施例应用于存储器FIM 332中的功能，因此当可以由存储器加速器330支持的数据处理/恢复类型中不存在与存储器控制器310的数据处理/恢复类型相对应的数据处理/恢复类型时，存储器加速器330可以将与存储器控制器310的数据处理/恢复类型相对应的数据处理/恢复类型编程到FPGA 232a’(图5)。
图7是根据示例实施例的为了与存储器控制器310的兼容性的图6的存储器加速器330的操作的流程图。
参考图6和图7，存储器加速器330可以向存储器控制器310提供指示可支持的数据处理/恢复类型的信息(S200)。例如，存储器加速器330可以向存储器控制器310提供数据处理/恢复类型的信息，该信息指示当前可以支持第一至第n数据处理/恢复类型类型_1～类型_n。当信息中存在与存储器控制器310的数据处理/恢复类型匹配的数据处理/恢复类型时，存储器控制器310可以向存储器加速器330提供选择信号，该选择信号用于从第一至第n数据处理/恢复类型类型_1～类型_n中选择与存储器控制器310的数据处理/恢复类型相对应的数据处理/恢复类型。存储器加速器330可以从存储器控制器310接收数据处理/恢复类型的选择信号(S220)。存储器加速器330可以基于选择信号选择多个数据处理/恢复逻辑332_1～332_n中的一个(S240)。
图8是根据本发明构思的实施例的存储器系统400的框图，其用于说明连接到异构存储器设备420和450的存储器控制器410的结构。
参考图8，存储器系统400可以包括存储器控制器410、第一存储器设备420和第二存储器设备450。第一存储器设备420可以包括存储器加速器430和多个存储器440。第一存储器设备420可以包括存储器加速器430，存储器加速器430保持与存储器控制器410的兼容性并且对存储器440执行存储器操作，如参考图1至图7所描述的实施例那样。第二存储器设备450可以包括多个存储器460。不同于第一存储器设备420，第二存储器设备450可以不包括存储器加速器。
与第一存储器设备420和第二存储器设备450的连接相反，存储器控制器410可以包括分别与至少两个数据处理/恢复类型类型_1和类型_2相对应的数据处理/恢复逻辑415_1和415_2。存储器控制器410可以使用与第一存储器设备420的存储器加速器430中的第一数据处理/恢复逻辑432相同的第一数据处理/恢复逻辑415_1，来对第一存储器设备420执行存储器操作。对于上述操作，存储器控制器410可以从第一存储器设备420接收指示可支持的数据处理/恢复类型的信息。存储器控制器410可以基于接收到的信息选择第一数据处理/恢复逻辑415_1。
对于对第二存储器设备450的存储器操作，由于第二存储器设备450中不包括存储器加速器，因此存储器控制器410可以不需要考虑数据处理/恢复操作的兼容性，因此存储器控制器410可以选择数据处理/恢复逻辑415_1和415_2中的任一个，并且通过使用所选择的逻辑对第二存储器设备450执行存储器操作。
在示例实施例中，考虑到可以由经连接的存储器设备支持的数据处理/恢复类型，存储器控制器410可以将新的数据处理/恢复逻辑编程到存储器控制器410。
在示例实施例中，考虑到可以由存储器控制器支持的数据处理/恢复类型，存储器控制器410可以将新的数据处理/恢复逻辑编程到第二存储器设备420。
图9A和图9B是根据示例实施例的用于说明启用/禁用兼容逻辑532的操作的存储器系统500的框图。
参考图9A，存储器系统500可以包括存储器控制器510和存储器设备520。存储器设备520可以包括存储器加速器530和多个存储器540。存储器加速器530可以根据存储器控制器510是否支持数据处理/恢复操作来控制兼容逻辑532。
图9A中的存储器控制器510可以包括数据处理/恢复逻辑515，从而支持对数据进行数据处理/恢复操作。因此，存储器加速器530可以启用兼容逻辑532。根据上述各种实施例，存储器加速器530可以执行用于分担存储器控制器510的负载的存储器操作，并且可以在兼容逻辑532中包括与存储器控制器510的数据处理/恢复类型相对应的数据处理/恢复逻辑，因此存储器加速器530可以与存储器控制器510兼容。
参考图9B，存储器设备520可以连接到不支持数据处理/恢复操作的存储器控制器510’。因此，存储器加速器530可以禁用兼容逻辑532。存储器加速器530可以执行用于分担存储器控制器510的负载的存储器操作，并且可以不执行数据处理/恢复操作。
在示例实施例中，图2、图5、图6、图8、图9A和图9B中的存储器加速器230、230’、330、430和530的传统路径234、334、434和534中的每一个可以分别设置在存储器加速器230、230’、330、430和530中的每一个内部。在其他示例实施例中，图2、图5、图6、图8、图9A和图9B中的存储器加速器230、230’、330、430和530的传统路径234、334、434和534中的每一个可以分别设置在存储器加速器230、230’、330、430和530中的每一个外部。
图10是根据示例实施例的用于说明为了与存储器控制器510的兼容性的图9A的存储器加速器530的操作的流程图。
参考图9A和图10，存储器加速器530可以从存储器控制器510接收指示可支持的数据处理/恢复操作的信息(S300)。存储器加速器530可以基于该信息控制兼容逻辑532的启用/禁用(S320)。
在示例实施例中，如图2、图5、图6、图8、图9A和图9B中所示的存储器设备220、220’、320、420、450和520中的每一个可以分别实现为存储器封装或存储器模块。例如，存储器加速器230、230’、330、430和530中的每一个可以实现为通过半导体晶片制造的管芯或芯片，并且存储器240、340、440、460和540中的每个存储器可以实现为通过半导体晶片制造的管芯或芯片。
图11是示出了根据示例实施例的存储器系统600的实施例的框图。
参考图11，存储器系统600可以包括存储器控制器610和存储器设备620。存储器设备620可以实现为存储器封装或存储器模块。存储器设备620可以包括多个存储器管芯622_1～622_m和缓冲器管芯624。存储器管芯622_1～622_m中的每一个可以包括至少一个存储器内核。存储器内核可以包括用于存储数据的存储单元阵列、行解码器、列解码器、读出放大器等。缓冲器管芯624可以执行接口连接操作，以用于将从存储器控制器610接收的数据信号、命令信号、地址信号和芯片选择信号提供给存储器管芯622_1～622_m，或者将从存储器管芯622_1～622_m接收的数据信号提供给存储器控制器610。
存储器设备620可以是其中堆叠并封装多个存储器管芯622_1～622_m和缓冲器管芯624的单个封装。同时，堆叠在缓冲器管芯624上的多个存储器管芯622_1～622_m可以电连接到缓冲器管芯624。为此，存储器设备620可以包括将存储器管芯622_1～622_m相连的导电装置。在实施例中，存储器设备620可以使用硅通孔(TSV)作为导电装置。为了在存储器管芯622_1～622_m之间使用TSV作为导电装置，存储器设备620中的一个或多个管芯可以包括垂直穿过其中并在其中形成的至少一个通孔。
根据本发明构思的实施例的缓冲器管芯624可以包括用于分担存储器控制器610的负载的存储器加速器624a。存储器加速器624a可以包括兼容逻辑624b，兼容逻辑624b用于与存储器控制器610兼容。应用了图1等中描述的实施例的兼容逻辑642b可以包括与存储器控制器610的数据处理/恢复逻辑615相同的数据处理/恢复逻辑。
图12是示出了根据本发明构思的实施例的堆叠结构的存储器设备1000的框图。
在图12中，示出了存储器设备1000，存储器设备1000通过包括具有相互独立的接口的多个通道而具有提高带宽的高带宽存储器(HBM)形式。
参考图12，存储器设备1000可以包括多个管芯。在实施例中，存储器设备1000可以包括缓冲器管芯1050和堆叠在其上的一个或多个存储器管芯1010至1040。在图12的示例中，提供了第一存储器管芯1010至第四存储器管芯1040，但是可以对存储器管芯的数量进行各种改变。
存储器管芯1010至1040中的每一个可以包括一个或多个通道。在图12中，由于一个存储器设备1000的每个管芯包括两个通道，因此存储器设备1000包括八个通道CH1～CH8。例如，第一存储器管芯1010可以包括第一通道CH1和第三通道CH3，第二存储器管芯1020可以包括第二通道CH2和第四通道CH4，第三存储器管芯1030可以包括第五通道CH5和第七通道CH7，第四存储器管芯1040可以包括第六通道CH6和第八通道CH8。
此外，存储器设备1000可以包括穿过存储器管芯1010至1040的多个TSV 1060。TSV1060可以与多个通道CH1至CH8对应地布置。当每个通道具有128比特的带宽时，TSV 1060可以包括用于1024比特的数据输入和输出的配置。
缓冲器管芯1050可以与存储器控制器通信，从存储器控制器接收命令、地址和数据，并将接收到的命令、地址和数据提供给存储器管芯1010至1040。缓冲器管芯1050可以包括连接到存储器控制器的物理区域PHY 1051、存储器加速器1052、TSV区域TSV 1053、以及连接到外部测试设备的直接访问区域DA 1055。根据本发明构思的实施例的存储器加速器1052可以包括兼容逻辑(未示出)。应用了参考图1等描述的实施例的兼容逻辑(未示出)可以包括与存储器控制器的数据处理/恢复逻辑相同的数据处理/恢复逻辑。
图13是示出了根据本发明构思的实施例的包括多个半导体存储器封装SMP1至SMP4的半导体存储器模块2000的示图。
参考图13，半导体存储器模块2000可以包括多个半导体存储器封装SMP1至SMP4和中介层(interposer)。半导体存储器封装SMP1至SMP4中的每一个可以包括缓冲器管芯BD和堆叠在缓冲器管芯BD的一侧上的多个存储器管芯MD。可以在半导体存储器封装SMP1至SMP4中的每一个上形成多个凸块，且多个凸块可以设置在中介层的一侧上，使得凸块电连接到中介层中包括的预定导电元件。此外，用于控制半导体存储器封装SMP1至SMP4的操作的片上系统SoC可以设置在中介层的一侧上。片上系统SoC和半导体存储器封装SMP1至SMP4可以分别通过中介层中包括的导电元件电连接。
根据实施例，半导体存储器封装SMP1至SMP4中的至少一个的缓冲器管芯BD可以包括存储器加速器，存储器加速器包括应用了参考图1等描述的实施例的兼容逻辑。此外，片上系统SoC可以包括与各种类型相对应的多个数据处理/恢复逻辑来提供兼容性，而不管半导体存储器封装SMP1至SMP4是否包括存储器加速器，如参考图8描述的实施例中那样。
在示例实施例中，如图2、图5、图6、图8、图9A、图9B、图11、图12和图13中所示的存储器240、340、440、460、540、622_1～622_m、1010～1040中的每个存储器和MD可以分别实现为易失性存储器或非易失性存储器，例如，动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率同步DRAM(DDR SDRAM)、低功耗双倍数据速率(LPDDR)SDRAM、Rambus DRAM(RDRAM)、双列直插式存储器模块(DIMM)、移动DRAM、静态随机存取存储器(SRAM)、NAND闪存、NOR闪存、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等。
图14是示出了根据本发明构思的实施例的将存储器设备应用于移动系统3000的示例的框图。
参考图14，移动系统3000可以包括应用处理器3010、连接器3020、第一存储器设备3030、第二存储器设备3040、用户接口3050和电源3060。第一存储器设备3030可以包括易失性存储器件。第二存储器设备3040可以包括非易失性存储器件。根据实施例，移动系统3000可以是移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携游戏机、导航系统等。
应用处理器3010可以执行提供互联网浏览器、游戏、动画等的应用。根据实施例，应用处理器3010可以包括单核或多核。例如，应用处理器3010可以包括双核处理器、四核处理器或六核处理器。此外，根据实施例，应用处理器3010还可以包括位于内部或外部的高速缓存存储器。
连接器3020可以执行与外部设备的无线通信或有线通信。例如，连接器3020可以执行以太网通信、近场通信(NFC)、射频识别(RFID)通信、移动电信、存储卡通信、通用串行总线(USB)通信等。例如，连接器3020可以包括基带芯片组，并且可以支持诸如GSM、GRPS、WCDMA和HSxPA的通信。
作为易失性存储器件的第一存储器设备3030可以存储由应用处理器3010处理的数据或可以用作工作存储器。第一存储器设备3030可以与参考图2、图5、图6、图8、图9A、图9B等描述的存储器设备中的至少一个相对应。第一存储器设备3030可以包括存储器加速器3035，存储器加速器3035包括应用了本发明构思的实施例的兼容逻辑。第一存储器设备3030可以通过存储器加速器3035降低应用处理器4010的负载，并且在数据处理/恢复操作方面保持与应用处理器3010的兼容性。
作为非易失性存储器件的第二存储器件3040可以存储用于引导移动系统3000的引导图像。第二存储器设备3040可以与参考图2、图5、图6、图8、图9A、图9B等描述的存储器设备中的至少一个相对应。例如，非易失性存储器件3040可以实现为电可擦除可编程只读存储器(EEPROM)、NAND闪存、NOR闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或与其类似的存储器。第二存储器设备3040可以包括存储器加速器3045，存储器加速器3045包括应用了本发明构思的实施例的兼容逻辑。第二存储器设备3040可以通过存储器加速器3045降低应用处理器3010的负载，并且在数据处理/恢复操作方面保持与应用处理器3010的兼容性。
用户接口3050可以包括一个或多个输入设备(例如，键区、触摸屏和/或扬声器)、显示设备以及一个或多个输出设备。可以供应电源3060的工作电压。此外，根据实施例，移动系统3000可以包括相机图像处理器(CIP)，并且还可以包括存储设备，例如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (22)

1.一种存储器设备，包括：
至少一个存储器，被配置为与存储器控制器通信；以及
存储器加速器，与所述至少一个存储器分离地提供且被配置为与所述至少一个存储器通信，
其中，所述存储器加速器包括兼容逻辑，所述兼容逻辑被配置为执行与所述存储器控制器的数据处理/恢复类型自适应地相对应的数据处理/恢复操作。
2.根据权利要求1所述的存储器设备，其中，所述数据处理/恢复操作包括以下至少一项：纠错码ECC生成/检查操作、检错码EDC生成/检查操作、加扰/解扰操作、压缩/解压缩操作和加密/解密操作。
3.根据权利要求1所述的存储器设备，其中，所述兼容逻辑包括数据处理/恢复逻辑，所述数据处理/恢复逻辑被编程为执行与所述存储器控制器的数据处理/恢复类型相对应的数据处理/恢复操作。
4.根据权利要求3所述的存储器设备，其中，所述兼容逻辑还包括现场可编程门阵列FPGA，并且
其中，将与所述存储器控制器的数据处理/恢复类型相对应的数据处理/恢复操作动态地编程到所述FPGA。
5.根据权利要求1所述的存储器设备，其中，所述兼容逻辑包括分别与所述存储器控制器的多个数据处理/恢复类型相对应的多个数据处理/恢复逻辑。
6.根据权利要求5所述的存储器设备，其中，从所述多个数据处理/恢复逻辑中选择与所述存储器控制器的数据处理/恢复类型相对应的数据处理/恢复逻辑，以执行所述数据处理/恢复操作。
7.根据权利要求1所述的存储器设备，其中，根据所述存储器控制器是否支持所述数据处理/恢复操作来启用或禁用所述兼容逻辑。
8.根据权利要求1所述的存储器设备，还包括：
信号引脚，被配置为从所述存储器控制器接收指示所述数据处理/恢复类型的信息。
9.根据权利要求1所述的存储器设备，其中，所述至少一个存储器是第一存储器管芯，并且所述存储器设备还包括：
缓冲器管芯，被配置为与所述存储器控制器通信；以及
多个第二存储器管芯，堆叠在所述第一存储器管芯和所述缓冲器管芯上，
其中，所述缓冲器管芯包括所述存储器加速器。
10.根据权利要求1所述的存储器设备，还包括：
第一路径，所述存储器控制器能够通过所述第一路径直接访问所述至少一个存储器；以及
第二路径，所述存储器加速器能够通过所述第二路径直接访问所述至少一个存储器。
11.根据权利要求1所述的存储器设备，其中，所述存储器加速器被实现为与所述至少一个存储器分离的片外器件。
12.一种存储器系统，包括：
多个存储器；
存储器控制器，被配置为对所述多个存储器执行第一存储器操作；以及
存储器加速器，与所述多个存储器分离地提供且被配置为对所述多个存储器执行第二存储器操作以访问所述多个存储器，
其中，当所述存储器加速器执行所述第二存储器操作时，所述存储器加速器将兼容逻辑配置为具有与作为所述存储器控制器的第一存储器操作的基础的数据处理/恢复类型相对应的数据处理/恢复类型。
13.根据权利要求12所述的存储器系统，其中，所述存储器加速器被配置为：接收与作为所述存储器控制器的第一存储器操作的基础的数据处理/恢复类型相关的信息，并且基于与所述数据处理/恢复类型相关的信息设置所述兼容逻辑。
14.根据权利要求13所述的存储器系统，其中，所述兼容逻辑还包括现场可编程门阵列FPGA，以及
其中，所述存储器加速器被配置为：基于与作为所述第一存储器操作的基础的所述数据处理/恢复类型相关的信息，将与所述数据处理/恢复类型相对应的数据处理/恢复逻辑动态地编程到所述FPGA。
15.根据权利要求14所述的存储器系统，其中，与所述数据处理/恢复类型相关的信息包括用于更新所述FPGA的更新图像，以及
其中，所述存储器加速器被配置为：基于所述更新图像，将所述数据处理/恢复逻辑编程到所述FPGA。
16.根据权利要求14所述的存储器系统，其中，所述存储器加速器被配置为基于与所述数据处理/恢复类型相关的信息，从所述多个存储器中读取用于更新所述FPGA的更新图像，并且基于所述更新图像将所述数据处理/恢复逻辑编程到所述FPGA。
17.根据权利要求13所述的存储器系统，其中，所述兼容逻辑包括各自与相应的多个数据处理/恢复类型相对应的多个数据处理/恢复逻辑，以及
其中，所述存储器加速器被配置为：基于与所述数据处理/恢复类型相关的信息，选择所述多个数据处理/恢复逻辑中的任一个。
18.根据权利要求13所述的存储器系统，其中，所述存储器加速器被配置为：基于与所述数据处理/恢复类型相关的信息来确定所述存储器控制器是否支持数据处理/恢复操作，并且基于所述确定的结果控制所述兼容逻辑的启用或禁用。
19.根据权利要求12所述的存储器系统，其中，所述存储器系统包括存储器模块和片上系统，
其中，所述多个存储器和所述存储器加速器包括在所述存储器模块中，以及
其中，所述存储器控制器包括在所述片上系统中。
20.一种存储器系统，包括：
多个存储器；
存储器控制器，被配置为访问所述多个存储器；以及
存储器加速器，与所述多个存储器分离地提供且被配置为访问所述多个存储器，
其中，所述存储器加速器包括兼容逻辑，所述兼容逻辑被配置为：基于所述存储器控制器是否支持所述数据处理/恢复类型，执行与所述存储器控制器的数据处理/恢复类型自适应地相对应的数据处理/恢复操作，或者不执行所述数据处理/恢复操作。
21.根据权利要求20所述的存储器系统，其中，所述存储器加速器被配置为：当所述存储器控制器支持所述数据处理/恢复类型时启用所述兼容逻辑，并且当所述存储器控制器不支持所述数据处理/恢复类型时禁用所述兼容逻辑。
22.根据权利要求20所述的存储器系统，其中，所述数据处理/恢复操作包括以下至少一项：纠错码ECC生成/检查操作、检错码EDC生成/检查操作、加扰/解扰操作、压缩/解压缩操作和加密/解密操作。
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