CN110765059A - 一种pcie数据优先级管理方法和装置 - Google Patents
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Abstract
本发明提供一种PCIE数据优先级管理方法，包括以下步骤：根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级；通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级；通过所述可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到处理器。本发明实现了PCIE数据优先级的管理控制，解决了现有PCIE传输机制的弊端，提高了传输效率。
Description
技术领域
本发明涉及计算机领域，并且更具体地，涉及一种PCIE数据优先级管理方法和装置。
背景技术
PCIE从最初的1.0到现在的4.0，速度一直在按照成倍模式递增，速度的提升体现出当前设备对于性能的要求越来越高，PCIE的硬件带宽目前行业常规最大为X16，即16个PCIE Lane组成一个PCIE Port。多年来，X16的带宽一直没有出现变化，速度的翻倍对于当前的需求也是有点捉襟见肘，AI、大数据都是当前的热点方向，AI运算大量的数据处理都需要大量的GPU参与。GPU服务器在当前服务器的占比越来越大。大量的数据通过有线的通道必定为造成数据的冗余堆积，如何针对不同的设备进行数据优先级处理是目前亟待解决的问题。
发明内容
鉴于此，本发明实施例的目的在于提出一种PCIE数据优先级管理方法和装置，以根据TC(Traffic Class，通信类别)位的值来确定优先级，不同优先级的数据包传输到不同的虚拟通道(Virtual Channel，VC)中，从而实现PCIE数据优先级的管理控制。
基于上述目的，本发明实施例的一方面提供了一种PCIE数据优先级管理方法，包括以下步骤：
根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级；
通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级；
通过所述可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到处理器。
在一些实施方式中，根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级包括：
所述TLP包中的通信类别位的值越大，表示对应的优先级越高。
在一些实施方式中，所述通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级包括：
所述优先级高的虚拟通道的带宽占比高于所述优先级低的虚拟通道的带宽占比。
在一些实施方式中，所述通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级还包括：
通过可编程逻辑器件模拟出8个虚拟通道，每个所述虚拟通道具有不同的优先级并且与所述TLP包中的通信类别位的优先级的一一对应。
在一些实施方式中，所述通过可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应优先级的所述虚拟通道，以将所述TLP包传输到处理器包括：
所述可编程逻辑器件根据接收到的所述TLP包中的所述通信类别位的优先级把所述TLP包发送到对应优先级的所述虚拟通道。
在一些实施方式中，所述可编程逻辑器件位于PCIE开关和所述处理器之间，配置用于在所述PCIE开关和所述处理器之间模拟出8个虚拟通道，并且所述每个设备的TLP包均经由所述PCIE开关发送到所述可编程逻辑器件。
在一些实施方式中，所述可编程逻辑器件为FPGA。
本发明实施例的另一方面提供了一种PCIE数据优先级管理装置，包括
PCIE开关；
处理器；
可编程逻辑器件，所述可编程逻辑器件连接所述PCIE开关和所述处理器，
其中，所述可编程逻辑器件配置为模拟出具有不同的优先级的多个虚拟通道，并根据经由所述PCIE开关接收到的TLP包中的通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到所述处理器。
在一些实施方式中，所述优先级高的虚拟通道的带宽占比高于所述优先级低的虚拟通道的带宽占比。
在一些实施方式中，所述可编程逻辑器件为FPGA，所述FPGA配置用于模拟出8个虚拟通道，每个所述虚拟通道具有不同的优先级并且与所述TLP包中的通信类别位的优先级的一一对应。
本发明具有以下有益技术效果：本发明实施例提供的一种PCIE数据优先级管理方法和装置通过FPGA建立多个虚拟通道，在FPGA内部先通过TC位的值判断本数据包的优先级，然后根据优先级完成虚拟通道的传输分配，从而实现PCIE数据优先级的管理控制，解决了现有PCIE传输机制的弊端，提高了传输效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1是根据本发明的一种PCIE数据优先级管理方法的流程图；
图2是根据本发明的一种PCIE数据优先级管理置的示意图；
图3是根据本发明的通过FPGA模拟出的虚拟通道的示意图。
具体实施方式
以下描述了本发明的实施例。然而，应该理解，所公开的实施例仅仅是示例，并且其他实施例可以采取各种替代形式。附图不一定按比例绘制；某些功能可能被夸大或最小化以显示特定部件的细节。因此，本文公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为用于教导本领域技术人员以各种方式使用本发明的代表性基础。如本领域普通技术人员将理解的，参考任何一个附图所示出和描述的各种特征可以与一个或多个其他附图中所示的特征组合以产生没有明确示出或描述的实施例。所示特征的组合为典型应用提供了代表性实施例。然而，与本发明的教导相一致的特征的各种组合和修改对于某些特定应用或实施方式可能是期望的。
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
PCIE数据传输主要传输TLP包(事物层包)，TLP包主要是有以下三个部分组成：Header、Data Payload和CRC。Header主要是用于TLP包的控制和管理，用于存放包的类型，数据大小和其他信息；Data Payload是用于传输实际的数据段，里面包含具体的数据；CRC是用于数据包的校验。PCIE协议中有定义VC(Virtual Channel)通道，目前传输数据当从上游传输过来后经过VC通道传输到下行设备端。
在TLP Header中，有3个bit为TC(Traffic Class)位，不同的TC代表不同的传输类型也代表优先级，3个bit可以分为8个等级，根据理论设计优先级高的先得到服务，低的后得到服务，其中0为最低优先级，7为最高优先级。传输数据的通路为VC通道，实际PCIE定义中有VC0-7 8个通道，TC和VC有不同对应关系，目前使用的对应关系为TC0-7对应VC0通路，只使用VC0是因为目前芯片设计原因，实际工作过程中，只有VC0一个通路可以使用。这样TC的定义就失去了原有的意义，实际传输过程为根据来的数据包的先后顺序，先来的数据包先被发出，后来的依次发出。因此没有办法根据数据的重要性优先级处理数据包。
本发明主要解决在PCIE数据包传输过程中，数据没有办法根据优先级进行传输问题。
基于上述目的，本发明的实施例一方面提出了一种PCIE数据优先级管理方法，如图1所示，包括以下步骤：
步骤S101：根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级；
步骤S102：通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级；
步骤S103：通过所述可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到所述处理器。
在一些实施例中，所述可编程逻辑器件为FPGA。应当理解，其他逻辑器件或适用于本发明的其他可编程装置都是可能的。
根据PCIE协议规定TLP Header中的TC位决定本次TLP包的数据优先级，本发明根据TC的值来确定优先级，不同优先级的数据包传输到不同的VC通道中，VC通道的建立通过FPGA来完成，在FPGA内部先通过TC值判断本数据包的优先级，根据优先级的先后顺序完成VC通道的传输分配，从而实现PCIE数据优先级的管理控制。
在一些实施例中，根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级包括：所述TLP包中的通信类别位的值越大，表示对应的优先级越高，即0为最低优先级，7为最高优先级。
在一些实施例中，所述通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级包括：所述优先级高的虚拟通道的带宽占比高于所述优先级低的虚拟通道的带宽占比。
在一些实施例中，所述通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级还包括：通过可编程逻辑器件模拟出8个虚拟通道，每个所述虚拟通道具有不同的优先级并且与所述TLP包中的通信类别位的优先级的一一对应。
在一些实施例中，所述通过可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应优先级的所述虚拟通道，以将所述TLP包传输到处理器包括：所述可编程逻辑器件根据接收到的所述TLP包中的所述通信类别位的优先级把所述TLP包发送到对应优先级的所述虚拟通道。即优先级高的TLP包发送到优先级高的虚拟通道中，优先级低的TLP包发送到优先级低的虚拟通道中。例如，所述8个虚拟通道的优先级依次递减，即VC0-7依次递减，TLP为7对应于VC0，TLP为6对应于VC1......TLP为0对应于VC7。
在一些实施例中，所述可编程逻辑器件位于PCIE开关和所述处理器之间，配置用于在所述PCIE开关和所述处理器之间模拟出8个虚拟通道，并且所述每个设备的TLP包均经由所述PCIE开关发送到所述可编程逻辑器件。目前的AI服务器中不可或缺的就是PCIE开关(PCIE SWITCH)，因为越来越多的设备需要参与到整个系统里面，而仅靠CPU现有的资源不足以满足现在设备的要求，PCIE SWITCH到CPU端的数据传输就涉及到多个设备优先级处理问题。因此，通过在CPU和PCIE SWITCH之间增加一个FPGA，来自PCIE SWITCH的PCIE数据包含GPU、SSD、NIC等设备的混合数据，当大量数据传输到CPU端时，数据量变大很容易造成数据的拥堵，此时能够合理的对数据的优先级处理十分重要，通过在FPGA内部模拟出VC0-7共8个通道，根据优先级的先后顺序完成VC通道的传输分配，从而实现PCIE数据优先级的管理控制。
在技术上可行的情况下，以上针对不同实施例所列举的技术特征可以相互组合，或者改变、添加以及省略等等，从而形成本发明范围内的另外实施例。
从上述实施例可以看出，本发明实施例提供的一种PCIE数据优先级管理方法通过FPGA建立多个虚拟通道，在FPGA内部先通过TC位的值判断本数据包的优先级，然后根据优先级完成虚拟通道的传输分配，从而实现PCIE数据优先级的管理控制，解决了现有PCIE传输机制的弊端，提高了传输效率。
基于上述目的，本发明实施例的另一个方面，提出了一种PCIE数据优先级管理装置，包括
PCIE开关(PCIE SWITCH)；
处理器；
可编程逻辑器件，所述可编程逻辑器件连接所述PCIE开关和所述处理器，
其中，所述可编程逻辑器件配置为模拟出具有不同的优先级的多个虚拟通道，并根据经由所述PCIE开关接收到的TLP包中的通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到所述处理器。
在一些实施例中，所述优先级高的虚拟通道的带宽占比高于所述优先级低的虚拟通道的带宽占比。
在一些实施例中，所述可编程逻辑器件为FPGA，所述FPGA配置用于模拟出8个虚拟通道，每个所述虚拟通道具有不同的优先级并且与所述TLP包中的通信类别位的优先级的一一对应。
目前AI服务器中，GPU作为最主要的数据处理单元，发送给GPU的数据和GPU送出的数据优先级要求比较高，当前的传输机制没有办法控制数据的优先级，只能够按照数据到达的先后顺序依次发送数据，本发明通过在PCIE Bus上增加一个FPGA，FPGA用于处理PCIE发送的TLP数据包。如图2所示，目前的AI服务器中不可或缺的就是PCIE SWITCH，因为越来越多的设备需要参与到整个系统里面，而仅靠处理器CPU现有的资源不足以满足现在设备的要求，PCIE SWITCH到CPU端的数据传输就涉及到多个设备优先级处理问题。
通过在CPU和PCIE SWITCH之间增加一个FPGA，来自PCIE SWITCH的PCIE数据包含GPU、SSD、NIC等设备的混合数据，当大量数据传输到CPU端时，数据量变大很容易造成数据的拥堵，此时能够合理的对数据的优先级处理十分重要。通过在FPGA内部模拟出VC0-7共8个通道，每个设备根据预设的优先级设定好要发送TLP包中的TC位的优先级，比如GPU设定为7优先级最高，SSD设定为0优先级最低。FPGA根据接收到的TLP中TC位的优先级把对应的PCIE传输数据(Payload data)发送到不同的VC通道，VC通道的传输优先级为VC0-7依次递减。其中通过FPGA模拟出的虚拟通道的示意图如图3所示。可以多个设备共用一个VC通道，具体设定根据实际的设备量来灵活定义。
从上述实施例可以看出，本发明实施例提供的一种PCIE数据优先级管理装置结构简单并且可灵活定义，解决了现有PCIE传输机制的弊端，提高了传输效率。
其中，应当理解，所述执行所述PCIE数据优先级管理方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，所述的程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。
此外，典型地，本发明实施例公开所述的装置、设备等可为各种电子终端设备，例如手机、个人数字助理(PDA)、平板电脑(PAD)、智能电视等，也可以是大型终端设备，如服务器等，因此本发明实施例公开的保护范围不应限定为某种特定类型的装置、设备。本发明实施例公开所述的客户端可以是以电子硬件、计算机软件或两者的组合形式应用于上述任意一种电子终端设备中。
此外，根据本发明实施例公开的方法还可以被实现为由CPU执行的计算机程序，该计算机程序可以存储在计算机可读存储介质中。在该计算机程序被CPU执行时，执行本发明实施例公开的方法中限定的上述功能。
此外，上述方法步骤以及系统单元也可以利用控制器以及用于存储使得控制器实现上述步骤或单元功能的计算机程序的计算机可读存储介质实现。
此外，应该明白的是，本文所述的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦写可编程ROM(EEPROM)或快闪存储器。易失性存储器可以包括随机存取存储器(RAM)，该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM可以以多种形式获得，比如同步RAM(DRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDR SDRAM)、增强SDRAM(ESDRAM)、同步链路DRAM(SLDRAM)、以及直接Rambus RAM(DRRAM)。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现所述的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里所述功能的下列部件来实现或执行：通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。
结合这里的公开所描述的方法或算法的步骤可以直接包含在硬件中、由处理器执行的软件模块中或这两者的组合中。软件模块可以驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域已知的任何其它形式的存储介质中。示例性的存储介质被耦合到处理器，使得处理器能够从该存储介质中读取信息或向该存储介质写入信息。在一个替换方案中，所述存储介质可以与处理器集成在一起。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在用户终端中。在一个替换方案中，处理器和存储介质可以作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所述功能可以在硬件、软件、固件或其任意组合中实现。如果在软件中实现，则可以将所述功能作为一个或多个指令或代码存储在计算机可读介质上或通过计算机可读介质来传送。计算机可读介质包括计算机存储介质和通信介质，该通信介质包括有助于将计算机程序从一个位置传送到另一个位置的任何介质。存储介质可以是能够被通用或专用计算机访问的任何可用介质。作为例子而非限制性的，该计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储设备、磁盘存储设备或其它磁性存储设备，或者是可以用于携带或存储形式为指令或数据结构的所需程序代码并且能够被通用或专用计算机或者通用或专用处理器访问的任何其它介质。此外，任何连接都可以适当地称为计算机可读介质。例如，如果使用同轴线缆、光纤线缆、双绞线、数字用户线路(DSL)或诸如红外线、无线电和微波的无线技术来从网站、服务器或其它远程源发送软件，则上述同轴线缆、光纤线缆、双绞线、DSL或诸如红外线、无线电和微波的无线技术均包括在介质的定义。如这里所使用的，磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多功能盘(DVD)、软盘、蓝光盘，其中磁盘通常磁性地再现数据，而光盘利用激光光学地再现数据。上述内容的组合也应当包括在计算机可读介质的范围内。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器、磁盘或光盘等。
上述实施例是实施方式的可能示例，并且仅仅为了清楚理解本发明的原理而提出。所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上所述的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种PCIE数据优先级管理方法，其特征在于，包括以下步骤：
根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级；
通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级；
通过所述可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到处理器。
2.根据权利要求1所述的方法，其特征在于，根据预设的优先级设置每个设备通过PCIE传输要发送的TLP包中的通信类别位的优先级包括：
所述TLP包中的通信类别位的值越大，表示对应的优先级越高。
3.根据权利要求1所述的方法，其特征在于，所述通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级包括：
所述优先级高的虚拟通道的带宽占比高于所述优先级低的虚拟通道的带宽占比。
4.根据权利要求3所述的方法，其特征在于，所述通过可编程逻辑器件模拟出多个虚拟通道，其中每个所述虚拟通道具有不同的优先级还包括：
通过可编程逻辑器件模拟出8个虚拟通道，每个所述虚拟通道具有不同的优先级并且与所述TLP包中的通信类别位的优先级的一一对应。
5.根据权利要求4所述的方法，其特征在于，所述通过可编程逻辑器件接收每个设备的所述TLP包，并根据其中的所述通信类别位的优先级把所述TLP包按预定规则发送到相应优先级的所述虚拟通道，以将所述TLP包传输到处理器包括：
所述可编程逻辑器件根据接收到的所述TLP包中的所述通信类别位的优先级把所述TLP包发送到对应优先级的所述虚拟通道。
6.根据权利要求1所述的方法，其特征在于，所述可编程逻辑器件位于PCIE开关和所述处理器之间，配置用于在所述PCIE开关和所述处理器之间模拟出8个虚拟通道，并且所述每个设备的TLP包均经由所述PCIE开关发送到所述可编程逻辑器件。
7.根据权利要求1所述的方法，其特征在于，所述可编程逻辑器件为FPGA。
8.一种PCIE数据优先级管理装置，其特征在于，包括
PCIE开关；
处理器；
可编程逻辑器件，所述可编程逻辑器件连接所述PCIE开关和所述处理器，
其中，所述可编程逻辑器件配置为模拟出具有不同的优先级的多个虚拟通道，并根据经由所述PCIE开关接收到的TLP包中的通信类别位的优先级把所述TLP包按预定规则发送到相应的所述虚拟通道，以将所述TLP包传输到所述处理器。
9.根据权利要求8所述的装置，其特征在于，所述优先级高的虚拟通道的带宽占比高于所述优先级低的虚拟通道的带宽占比。
10.根据权利要求9所述的装置，其特征在于，所述可编程逻辑器件为FPGA，所述FPGA配置用于模拟出8个虚拟通道，每个所述虚拟通道具有不同的优先级并且与所述TLP包中的通信类别位的优先级的一一对应。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111428973A (zh) * | 2020-03-11 | 2020-07-17 | 慧镕电子系统工程股份有限公司 | 一种能有效提高资源利用率的虚拟资源分配方法 |
| CN112269752A (zh) * | 2020-10-10 | 2021-01-26 | 山东云海国创云计算装备产业创新中心有限公司 | 一种PCIe虚拟通道的数据处理方法及相关装置 |
| CN112685347A (zh) * | 2020-12-31 | 2021-04-20 | 西安易朴通讯技术有限公司 | 一种不同带宽的pcie设备的兼容方法、装置及服务器 |
| CN113973088A (zh) * | 2021-05-18 | 2022-01-25 | 上海赫千电子科技有限公司 | 一种智能主机的mcu通信服务系统 |
| CN116055422A (zh) * | 2022-06-29 | 2023-05-02 | 海光信息技术股份有限公司 | 一种控制数据包发送顺序的装置以及方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102665109A (zh) * | 2012-04-19 | 2012-09-12 | 中兴通讯股份有限公司 | 一种多媒体视频数据的发送、接收方法及对应装置 |
| CN107766270A (zh) * | 2017-10-20 | 2018-03-06 | 深圳市风云实业有限公司 | 用于PCIe设备的数据读取管理方法及装置 |
| CN108259368A (zh) * | 2018-01-11 | 2018-07-06 | 郑州云海信息技术有限公司 | 一种基于fpga的数据传输系统及方法 |
| CN109359069A (zh) * | 2018-09-25 | 2019-02-19 | 济南浪潮高新科技投资发展有限公司 | 一种数据传输方法及装置 |
| CN109388597A (zh) * | 2018-09-30 | 2019-02-26 | 杭州迪普科技股份有限公司 | 一种基于fpga的数据交互方法及装置 |
| CN110138610A (zh) * | 2019-05-10 | 2019-08-16 | 新华三信息安全技术有限公司 | 一种业务报文的发送方法及装置 |
-
2019
- 2019-09-29 CN CN201910931722.1A patent/CN110765059A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102665109A (zh) * | 2012-04-19 | 2012-09-12 | 中兴通讯股份有限公司 | 一种多媒体视频数据的发送、接收方法及对应装置 |
| CN107766270A (zh) * | 2017-10-20 | 2018-03-06 | 深圳市风云实业有限公司 | 用于PCIe设备的数据读取管理方法及装置 |
| CN108259368A (zh) * | 2018-01-11 | 2018-07-06 | 郑州云海信息技术有限公司 | 一种基于fpga的数据传输系统及方法 |
| CN109359069A (zh) * | 2018-09-25 | 2019-02-19 | 济南浪潮高新科技投资发展有限公司 | 一种数据传输方法及装置 |
| CN109388597A (zh) * | 2018-09-30 | 2019-02-26 | 杭州迪普科技股份有限公司 | 一种基于fpga的数据交互方法及装置 |
| CN110138610A (zh) * | 2019-05-10 | 2019-08-16 | 新华三信息安全技术有限公司 | 一种业务报文的发送方法及装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111428973A (zh) * | 2020-03-11 | 2020-07-17 | 慧镕电子系统工程股份有限公司 | 一种能有效提高资源利用率的虚拟资源分配方法 |
| CN111428973B (zh) * | 2020-03-11 | 2024-04-12 | 慧镕电子系统工程股份有限公司 | 一种能有效提高资源利用率的虚拟资源分配方法 |
| CN112269752A (zh) * | 2020-10-10 | 2021-01-26 | 山东云海国创云计算装备产业创新中心有限公司 | 一种PCIe虚拟通道的数据处理方法及相关装置 |
| CN112269752B (zh) * | 2020-10-10 | 2023-07-14 | 山东云海国创云计算装备产业创新中心有限公司 | 一种PCIe虚拟通道的数据处理方法及相关装置 |
| CN112685347A (zh) * | 2020-12-31 | 2021-04-20 | 西安易朴通讯技术有限公司 | 一种不同带宽的pcie设备的兼容方法、装置及服务器 |
| CN113973088A (zh) * | 2021-05-18 | 2022-01-25 | 上海赫千电子科技有限公司 | 一种智能主机的mcu通信服务系统 |
| CN116055422A (zh) * | 2022-06-29 | 2023-05-02 | 海光信息技术股份有限公司 | 一种控制数据包发送顺序的装置以及方法 |
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