CN110764732A - 只读存储器查表细分电路中的加减信号发生器逻辑设计方法 - Google Patents

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鲁海玥
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Abstract

本发明涉及一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，引入了只读存储器的高两位输出D7和D6的前状态D7′和D6′，通过分析D7和D6、D7′和D6′、加信号UP以及减信号DOWN，得到了辨向逻辑真值表。由真值表推导出辨向的逻辑表达式，通过设计一个简单电路即可实现辨向功能，具有原理简单，可靠性高的特点。

Description

只读存储器查表细分电路中的加减信号发生器逻辑设计方法
技术领域
本发明涉及只读存储器查表细分电路中的加减信号发生器逻辑设计方法，属于电路逻辑设计技术。
背景技术
目前，各类伺服驱动器广泛采用增量光栅装置作为速度测量、位置测量的敏感元件。对于利用莫尔条纹来实现测量的圆光栅来说，由于栅距较大，需要对光栅信号进行细分来提高分辨率。另外由于位移传感器在正、反两个方向移动，故而进行细分电路设计的同时要综合考虑辨向的问题。
以只读存储器查表方式为核心的数字硬件细分技术，是针对微机细分的实时性差的缺点，改软件查表细分为硬件查表细分。细分计数电路的组成主要包括模/数转换器、只读存储器、细分锁存器、加减信号发生器、逻辑控制器、周期计数器和计数锁存器等。电路原理如图1所示。
两路相位差为90°的正、余弦模拟信号u1＝Asinθ、u2＝Acosθ分别送入两个模/数转换器。模/数转换器一般采用8位高速型模/数转换器，即能以超过每秒104次的转换速度工作，保障具有较好地连续处理模拟信号的能力。经模/数转换器后，两路模拟信号被转换成对应的二进制数字信号X和Y，数值在0～255之间变化，其中，值“128”对应着输入信号的“零”电平。
X和Y的字长均为8位，分别接在只读存储器的高8位和低8位地址线上。只读存储器具有216个字节存储单元，16位地址线作为输入，一个8位数据口作为输出。X、Y的每一个组合都对应着只读存储器的一个16位地址，在不同地址的内存单元上，固化着0～255的每一个二进制数字信号值，固化值为X、Y对应的θ值再乘以256/2π，经取整后得到的整数值。
当地址选通时，只读存储器的固化内容就会出现在它的输出口上，当输入信号u1、u2正向(或者反向)变化一个周期，输出口的数据也会从0变到255(或者255变到0)变化一个周期。这样就实现了对u1、u2周期的256细分。只读存储器结果通过细分锁存器输出。
整周期的计数是通过对细分锁存器最高两位D6、D7的处理实现的。当信号值从255增加时，两个最高位从11变换为00。反之，当信号从0开始减少时，这两位从00变为11。每一次这样的转换都经加减信号发生器，产生加计数或者减计数脉冲，使周期计数器进行相应的计数。计数值在逻辑控制器的控制下被送到计数锁存器。细分锁存器每变化256个数，就会引起计数锁存器变化1个数，这种设计使它们的二进制输出能直接地串成总值，而无需进行变换运算。
目前一般采用CPLD编程实现辨向逻辑，但该方法相对复杂，增加了电路设计和软件编程的难度。
发明内容
要解决的技术问题
为了解决以只读存储器查表为手段的细分电路中辨向问题，本发明提出一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法。
技术方案
一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于包括两个D触发器、一个与门和一个非门，由逻辑控制器提供4MHz时钟输入，只读存储器的高两位输出D7和D6分别作为一个D触发器的输入，经一个D触发器输出为D7′、
Figure BDA0002226558960000021
另一个D触发器输出为D6′、
Figure BDA0002226558960000022
将D7、D6、
Figure BDA0002226558960000023
经过与门得到
Figure BDA0002226558960000024
将D7、D6、D7′、D6′经过非门
Figure BDA0002226558960000025
所述的D触发器采用74LS74。
所述的与门采用74LS21。
所述的非门采用74LS04。
有益效果
本发明提出的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，引入了只读存储器的高两位输出D7和D6的前状态D7′和D6′，通过分析D7和D6、D7′和D6′、加信号UP以及减信号DOWN，得到了辨向逻辑真值表。由真值表推导出辨向的逻辑表达式，通过设计一个简单电路即可实现辨向功能，具有原理简单，可靠性高，成本低廉，易于实现的特点。
附图说明
图1是只读存储器细分原理图；
图2是加减信号发生器电路原理图；
具体实施方式
现结合实施例、附图对本发明作进一步描述：
细分电路仅仅是对增量光栅一个刻划周期内的等分，要实现对增量光栅完整的细分计数，需要设计整周期的可逆计数。
可逆计数的关键是辨向，即确定高位计数器的增减。设只读存储器的高两位输出为D7、D6，经锁存器输出为D7′、D6′，加信号为UP，减信号为DOWN。在锁存时钟变化以前，D7′、D6′保留了D7、D6的前状态。本发明的关键是考虑了D7、D6的前状态D7′、D6′，并且使D7′和D6′参与了辨向逻辑运算。当D7、D6数据发生变化时，将D7、D6、D7′、D6′、UP、DOWN的值形成表1所示的真值表，对真值表中的数据进行分析，可以总结出反映辨向的逻辑。
表1辨向逻辑真值表
Figure BDA0002226558960000031
Figure BDA0002226558960000041
由此可以得出辨向的逻辑表达式：
该逻辑可通过图2中由时钟、D触发器和与非门的电路实现。相比较由CPLD编程实现辨向逻辑，该方法原理简单，成本低廉，可靠性高。
按本发明推导出的逻辑表达式进行加减信号发生器电路设计。
Figure BDA0002226558960000044
Figure BDA0002226558960000045
图2中的加减信号发生器电路由D触发器和与非门组成。由逻辑控制器提供4MHz时钟输入，D7和D6作为D触发器的输入，经D触发器输出为D7′、
Figure BDA0002226558960000046
D6′、
Figure BDA0002226558960000047
在时钟变化以前，D7′、D6′保留了D7、D6的前状态。D7、D6、D7′、
Figure BDA0002226558960000048
D6′、
D触发器采用74LS74，与门采用74LS21，非门采用74LS04，按此原理图设计的电路即可实现查表细分电路的加减信号发生，进一步可实现辨向功能。

Claims (4)

1.一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于包括两个D触发器、一个与门和一个非门，由逻辑控制器提供4MHz时钟输入，只读存储器的高两位输出D7和D6分别作为一个D触发器的输入，经一个D触发器输出为D7′、
Figure FDA0002226558950000011
另一个D触发器输出为D6′、将D7、D6、
Figure FDA0002226558950000013
经过与门得到
Figure FDA0002226558950000014
将D7、D6、D7′、D6′经过非门
Figure FDA0002226558950000015
2.根据权利要求1所述的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于所述的D触发器采用74LS74。
3.根据权利要求1所述的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于所述的与门采用74LS21。
4.根据权利要求1所述的一种只读存储器查表细分电路中的加减信号发生器逻辑设计方法，其特征在于所述的非门采用74LS04。
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