CN110752744A

CN110752744A - 一种用于压电能量收集的无电感自启动能量收集系统

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Publication number: CN110752744A
Application number: CN201911036491.4A
Authority: CN
Inventors: 张章; 唐锁; 唐泽晨; 马渊明; 程心; 解光军
Original assignee: Hefei Polytechnic University
Current assignee: Hefei University of Technology; Hefei Polytechnic University
Priority date: 2019-10-29
Filing date: 2019-10-29
Publication date: 2020-02-04
Anticipated expiration: 2039-10-29
Also published as: CN110752744B

Abstract

本发明涉及电源管理技术领域，具体涉及一种用于压电能量收集的无电感自启动能量收集系统，包括同步电容开关电路、过零检测模块、脉冲产生模块、脉冲排序模块、门过驱动电压电平V_DDA产生模块、冷启动模块和LDO电路。本发明的有益效果：本发明采用超低功耗设计和系统微型化的设计思想，采用一种新的结构，对现有的压电能量收集系统进行改进和优化，降低了系统的功耗，减小了系统的体积，同时所提出的系统中加入了冷启动模块，解决了以往压电能量提取技术中系统的自启动问题。在环境的振动能量充足时，多余的能量存储在大电容中，经LDO电路稳压后，给负载供电，提高了能量的利用效率。

Description

一种用于压电能量收集的无电感自启动能量收集系统

技术领域

本发明涉及电源管理技术领域，具体涉及一种用于压电能量收集的无电感自启动能量收集系统。

背景技术

随着化石能源的日益减少，寻找一种新的能源一直是人们从未停止的工作。在太阳能、热能、振动能等几种生活中常见的能源中，振动能因为有着较高的功率密度，压电能量收集技术在无线传感器网络节点供电方面引起了广泛的研究兴趣。为了有效地利用收集到的能量，国内外学者在压电能量收集接口电路方面展开了一系列研究。在提高能量提取效率方面，同步开关电感技术被认为是目前最有效的方法之一，但是其冷启动问题并没有解决。系统一旦存在冷启动问题，在励磁水平较低或者是没有能量输入的情况下，系统将永远无法工作。同时，同步开关电感技术中，电感是不可或缺的元件，在有些系统中为了提高能量提取的效率，不断的增加电感值，这与实现系统微型化和提高系统的集成度背道而驰。另外，当环境中的振动能较为充足时，产生的能量只能即存即用，剩余的能量并没有被存储起来以备振动微弱时供系统使用。

发明内容

本发明的目的在于克服现有技术中存在的问题，提供一种用于压电能量收集的无电感自启动能量收集系统，它减小了系统的体积，解决了系统冷启动的问题，同时有效地利用了系统所收集到的能量。

为实现上述技术目的，达到上述技术效果，本发明是通过以下技术方案实现的：

一种用于压电能量收集的无电感自启动能量收集系统，包括同步电容开关电路、过零检测模块、脉冲产生模块、脉冲排序模块、门过驱动电压电平V_DDA产生模块、冷启动模块和LDO电路，

所述同步电容开关电路包括振动等效电流源Ip、振动等效电容Cp、三十三个模拟开关、十七个开关电容、肖特基二极管D₁、肖特基二极管D₂、肖特基二极管D₃、肖特基二极管D₄、存储电容C_S；

所述过零检测模块包括第一电压比较器、第二电压比较器、反相器、二输入与门、D触发器，其中第一电压比较器的正极端接振动源的P端，第二电压比较器的正极端接振动源的N端，第一电压比较器与第二电压比较器的负极端共同接入一参考电压源，第一电压比较器的输出作为D触发器的使能端信号，第二电压比较器的输出经反相器反相后，作为D触发器的时钟控制信号，D触发器的D端接V_DD,输出端产生脉冲排序模块的控制信号PN，第一电压比较器与第二电压比较器的输出作为二输入与门的输入信号，产生脉冲产生模块的控制信号SYN；

所述脉冲产生模块由十七个脉冲单元组成，十七个脉冲单元通过级联的方式连接，控制信号SYN通过与第一个脉冲单元相连接入脉冲产生模块，其上升沿依次驱动十七个脉冲单元，每一个脉冲单元使能端的控制信号由V_DD提供，每一个脉冲单元产生一个脉冲，在所述脉冲产生模块产生十七个连续脉冲后，由脉冲排序模块对十七个连续脉冲进行排序，且排序工作要在驱动开关对V_PT进行翻转之前完成；

所述脉冲排序模块包括八个多路复用器，所述十七个脉冲信号中第一个和第十个脉冲单元产生的脉冲信号作为第一个多路复用器的输入，产生第一个开关电容上的开关信号Φ_1p、Φ_1n，第二个和第十一个脉冲单元产生的脉冲信号作为第二个多路复用器的输入，产生第二个开关电容上的开关信号Φ_2p、Φ_2n，依次类推，第八个和第十七个脉冲单元产生的脉冲信号作为第八个多路复用器的输入，产生第八个开关电容上的开关信号Φ_8p、Φ_8n，第九个脉冲单元产生的脉冲信号Φ₀通过一个二输入与门和一个二输入或门级联，PN作为脉冲排序模块的控制信号，控制脉冲排序模块中的脉冲排序方式；

门过驱动电压电平V_DDA产生模块用来产生开关的驱动电平；

冷启动模块在系统输入励磁水平低的情况下能够使系统自启动，在环境振动能源充足的情况下，LDO电路能为负载提供稳定的电压。

进一步地，所述门过驱动电压电平V_DDA产生模块由环形振荡器、分频器、非重叠时钟产生模块、电平移位器和SC DC-DC转换器组成，环形振荡器由十个第一电阻、五个第一反相器、五个第一电容、PMOS₁、PMOS₂，十个第一电阻分别定义为R₁、R₂、R₃、R₄、R₅、R₆、R₇、R₈、R₉、R₁₀，五个第一反相器分别定义为INV₇、INV₈、INV₉、INV₁₀、INV₁₁，五个第一电容分别定义为C₂、C₃、C₄、C₅、C₆，第一电阻和第一反相器按照R₁，INV₇，R₂，R₃，INV₈，R₄，R₅，INV₉，R₆，R₇，INV₁₀，R₈，R₉，INV₁₁，R₁₀的顺序依次连接，所有的有源元件所需电源均由V_DD提供，所有元件共地，第一电容C₂、第一电容C₃、第一电容C₄、第一电容C₅和第一电容C₆的一端分别接第一电容电阻R₁的左端、第一电容电阻R₅的左端、第一电容电阻R₇的左端、第一电容电阻R₉的左端和PMOS₁的栅极，第一电容C₂、C₃、C₄、C₅、C₆的另一端均接地，R₁₀右端与PMOS₁的漏级相连，PMOS₁与PMOS₂的源极相连且与V_DD相连，PMOS₁的栅极与PMOS₂的漏级相连，R₁左端与R₁₀右端相连并由R₁₀右端输出8kHz时钟频率，由环形振荡器产生的8kHz的时钟频率需要经过分频器进行分频产生1kHz的时钟频率，分频器由D触发器DFF₂、D触发器DFF₃、D触发器DFF₄组成，D触发器DFF₂、D触发器DFF₃、D触发器DFF₄的使能端均与V_DD相连，D触发器DFF₂的时钟端与环形振荡器的输出端相连，D端与

端相连，Q端与D触发器DFF3的时钟端相连，D触发器DFF₃的D端与其相连，Q端与D触发器DFF4的D端相连，D触发器DFF4的D端与其

相连，Q端为分频器的输出信号，非重叠时钟产生模块的作用是用分频器产生的1kHz的时钟信号产生两个非重叠的时钟信号Φ₁和Φ₂，非重叠时钟产生模块由五个第二反相器和两个二输入或非门组成，其中五个所述第二反向器分别定义为第二反相器INV₁₂、第二反相器INV₁₃、第二反相器INV₁₄、第二反相器INV₁₅、第二反相器INV₁₆，两个所述二输入或非门分别定义为二输入或非门NOR₁、二输入或非门NOR₂，分频器的输出与二输入或非门NOR₁的A输入端及第二反相器INV₁₄的输入端相连，二输入或非门NOR₁的B输入端与第二反相器INV₁₆的输出端相连，二输入或非门NOR₁的输出端与第二反相器INV₁₂的输入端相连，第二反相器INV₁₂的输出端与第二反相器INV₁₃的输入端相连，第二反相器INV₁₄的输出端与二输入或非门NOR₂的B输入端相连，二输入或非门NOR₂的A输入端与与第二反相器INV₁₃的输出端相连，二输入或非门NOR₂的输出端与反相器INV₁₅的输入端相连，反相器INV₁₅的输出端与第二反相器INV16的输出端相连，第二反相器INV₁₃的输出端和第二反相器INV₁₆的输出端分别输出两个非重叠的时钟信号Φ₁和Φ₂，Φ₁和Φ₂经过两个相同的电平移位器进行移位以驱动SCDC-DC转换器，电平移位器由五个PMOS和五个NMOS组成，五个PMOS分别定义为PMOS₃、PMOS₄、PMOS₅、PMOS₆、PMOS₇，五个NMOS分别定义为NMOS₁、NMOS₂、NMOS₃、NMOS₄、NMOS₅，PMOS₃和NMOS₁的栅极与非重叠时钟信号产生模块的输出端相连，PMOS₃和NMOS₁的漏级相连，它们漏级的公共端与NMOS₂的栅极相连，V_DD由PMOS₃的源极接入并与PMOS₇的源极相连，PMOS₇的漏级与NMOS₅的漏级相连，其漏极的公共端与NMOS₃的栅极相连，NMOS₁、NMOS₃和NMOS₅的源极相连共同接入地端，PMOS₄、PMOS₅和PMOS₆相连，且其公共端与SC DC-DC的输出端相连，PMOS₄与NMOS₂的漏极相连，PMOS₅与NMOS₃的漏极相连，PMOS₄的栅极与PMOS₅和NMOS₃漏极的公共端相连，PMOS₅的栅极与PMOS₄和NMOS₂漏极的公共端相连，NMOS₂、NMOS₃和NMOS₄的源极相连，PMOS₆的栅极与NMOS₄的栅极相连，其栅极公共端与PMOS₅和NMOS₃的漏极公共端相连，PMOS₆的栅极与NMOS₄的漏极相连作为整个电平移位器的输出，SCDC-DC转换器由七个模拟开关和三个第二电容组成，七个模拟开关分别定义为Switch₄、Switch₅、Switch₆、Switch₇、Switch₈、Switch₉、Switch₁₀，三个第二电容分别定义为C₇、C₈、C₉，每个模拟开关有一个时钟输入端、输入端和一个输出端，Switch₄、Switch₅、Switch₉和Switch₁₀的时钟信号由电平移位器移位后的时钟信号Φ₁提供，Switch₆、Switch₇和Switch₈的时钟信号由电平移位器移位后的时钟信号Φ₂提供，Switch₄的输入端与Switch₇的输入端相连，Switch₄的输出端与Switch₅的输入端相连，Switch₅的输出端与Switch₆的输入端相连，Switch₆的输出端作为V_DDA的输出端，Switch₄与Switch₇的输出端通过C₇相连，Switch₅与Switch₈的输入端相连，Switch₇的输出端与Switch₁₀的输入端相连，Switch₈与Switch₁₀的输出端相连，Switch₅与Switch₈的输出端通过C₈相连，Switch₈的输出端与Switch₉的输入端相连，Switch₆与Switch₉的输出端通过C₉相连，同时，Switch₉的输出端接入地端。

进一步地，所述冷启动模块由电压比较器COMP₃、电平移位器、D触发器DFF₅、电阻R₁₁、电阻R₁₂、电阻R₁₃、电容C_DD、PMOS₈组成，V_DD与R₁₁的一端相连，R₁₁的另一端与R₁₂相连，同时也与电压比较器COMP₃的正相输入端相连，电压比较器COMP₃的负相输入端输入一个带隙基准电压，其输出端与电平移位器的输入端相连，同时其输出端的信号作为D触发器DFF₅的时钟信号，电平移位器的输出端与PMOS₈的栅极相连，PMOS₈的源极与电容Cs相连，漏级与电容C_DD相连，D触发器DFF₅的D端与使能端与V_DD相连，输出端与电阻R₁₃的一端相连，电阻R₁₃的另一端接地。

进一步地，所述LDO电路包括误差放大器、PMOS₉、电阻R₁₄、电阻R₁₅、负载电容C_L组成，误差放大器的反相输入端接V_S端，输出端接PMOS₉的栅极，PMOS₉的源极接V_DD，漏极接电阻R₁₄的一端，电阻R₁₄的另一端与电阻R₁₅的一端相连，电阻R₁₅的另一端接地，误差放大器的正相输入端接电阻R₁₄和电阻R₁₅的连接处，负载电容C_L一端接PMOS₉的漏极，且此端为整个LDO电路的输出端，可输出稳定的电压，给负载供电，其另一端接R₁₅靠近地的那端。

本发明的有益效果：本发明采用超低功耗设计和系统微型化的设计思想，采用一种新的结构，对现有的压电能量收集系统进行改进和优化，降低了系统的功耗，减小了系统的体积，同时所提出的系统中加入了冷启动模块，解决了以往压电能量提取技术中系统的自启动问题。在环境的振动能量充足时，多余的能量存储在大电容中，经LDO电路稳压后，给负载供电，提高了能量的利用效率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中同步开关电感压电能量收集电路图；

图2为本发明的电路结构图；

图3为本发明中过零检测模块的电路图；

图4为本发明中脉冲产生模块的电路图；

图5为本发明中脉冲排序模块的电路图；

图6为本发明中门过驱动电压电平V_DDA产生模块的电路图；

图7为本发明中冷启动模块的电路图；

图8为本发明中LDO电路的电路图。

具体实施方式

为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面将结合本发明的说明书附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图2-8所示的一种用于压电能量收集的无电感自启动能量收集系统，包括同步电容开关电路、过零检测模块、脉冲产生模块、脉冲排序模块、门过驱动电压电平V_DDA产生模块、冷启动模块和LDO电路，

所述同步电容开关电路包括电流源Ip、电流源等效电容Cp、三十三个模拟开关、十七个开关电容、肖特基二极管D₁、肖特基二极管D₂、肖特基二极管D₃、肖特基二极管D₄、滤波电容C_S；

所述脉冲产生模块由十七个脉冲单元组成，十七个脉冲单元通过级联的方式连接，控制信号SYN通过与第一个脉冲单元相连接入脉冲产生模块，其上升沿依次驱动十七个脉冲单元，每一个脉冲单元使能端的控制信号由V_DD提供，每一个脉冲单元产生一个脉冲，在所述脉冲产生模块产生十七个连续脉冲后，由脉冲排序模块对十七个连续脉冲进行排序，且排序工作要在驱动开关对V_PT进行翻转之前完成，脉冲宽度可通过外部进行调节；

所述脉冲排序模块包括八个多路复用器，所述十七个脉冲信号中第一个和第十个脉冲单元产生的脉冲信号作为第一个多路复用器的输入，产生第一个开关电容上的开关信号Φ_1p、Φ_1n，第二个和第十一个脉冲单元产生的脉冲信号作为第二个多路复用器的输入，产生第二个开关电容上的开关信号Φ_2p、Φ_2n，依次类推，第八个和第十七个脉冲单元产生的脉冲信号作为第八个多路复用器的输入，产生第八个开关电容上的开关信号Φ_8p、Φ_8n，第九个脉冲单元产生的脉冲信号Φ₀通过一个二输入与门和一个二输入或门级联，PN作为脉冲排序模块的控制信号，控制脉冲排序模块的排序方式，8个开关电容的启用可通过EN₁-EN₈来设置，电路中使用开关电容的个数可根据EN信号进行外部设置。其中，EN₀信号用来决定开关的启用，意在清除CP中的剩余电荷。PN为高电平，17个连续的脉冲信号经脉冲排序模块排序后的顺序为

当PN为低电平时，脉冲顺序刚好相反。不论脉冲排序的方向如何，脉冲

永远在所有脉冲的中间，因此不需要排序，但为了防止信号重叠，将

经过一二输入与门和一二输入或门进行处理确保所有的脉冲信号具有相同的延时；

门过驱动电压电平V_DDA产生模块用来产生开关的驱动电平；

所述门过驱动电压电平V_DDA产生模块由环形振荡器、分频器、非重叠时钟产生模块、电平移位器和SC DC-DC转换器组成，环形振荡器由十个第一电阻、五个第一反相器、五个第一电容、PMOS₁、PMOS₂，十个第一电阻分别定义为R₁、R₂、R₃、R₄、R₅、R₆、R₇、R₈、R₉、R₁₀，五个第一反相器分别定义为INV₇、INV₈、INV₉、INV₁₀、INV₁₁，五个第一电容分别定义为C₂、C₃、C₄、C₅、C₆，第一电阻和第一反相器按照R₁，INV₇，R₂，R₃，INV₈，R₄，R₅，INV₉，R₆，R₇，INV₁₀，R₈，R₉，INV₁₁，R₁₀的顺序依次连接，所有的有源元件所需电源均由V_DD提供，所有元件共地，第一电容C₂、第一电容C₃、第一电容C₄、第一电容C₅和第一电容C₆的一端分别接第一电容电阻R₁的左端、第一电容电阻R₅的左端、第一电容电阻R₇的左端、第一电容电阻R₉的左端和PMOS₁的栅极，第一电容C₂、C₃、C₄、C₅、C₆的另一端均接地，R₁₀右端与PMOS₁的漏级相连，PMOS₁与PMOS₂的源极相连且与V_DD相连，PMOS₁的栅极与PMOS₂的漏级相连，R₁左端与R₁₀右端相连并由R₁₀右端输出8kHz时钟频率，由环形振荡器产生的8kHz的时钟频率需要经过分频器进行分频产生1kHz的时钟频率，分频器由D触发器DFF₂、D触发器DFF₃、D触发器DFF₄组成，D触发器DFF₂、D触发器DFF₃、D触发器DFF₄的使能端均与V_DD相连，D触发器DFF₂的时钟端与环形振荡器的输出端相连，D端与

端相连，Q端与D触发器DFF₃的时钟端相连，D触发器DFF3的D端与其

相连，Q端与D触发器DFF₄的D端相连，D触发器DFF₄的D端与其

相连，Q端为分频器的输出信号，非重叠时钟产生模块的作用是用分频器产生的1kHz的时钟信号产生两个非重叠的时钟信号Φ₁和Φ₂，非重叠时钟产生模块由五个第二反相器和两个二输入或非门组成，其中五个所述第二反向器分别定义为第二反相器INV₁₂、第二反相器INV₁₃、第二反相器INV₁₄、第二反相器INV₁₅、第二反相器INV₁₆，两个所述二输入或非门分别定义为二输入或非门NOR₁、二输入或非门NOR₂，分频器的输出与二输入或非门NOR₁的A输入端及第二反相器INV₁₄的输入端相连，二输入或非门NOR₁的B输入端与第二反相器INV₁₆的输出端相连，二输入或非门NOR₁的输出端与第二反相器INV₁₂的输入端相连，第二反相器INV₁₂的输出端与第二反相器INV₁₃的输入端相连，第二反相器INV₁₄的输出端与二输入或非门NOR₂的B输入端相连，二输入或非门NOR₂的A输入端与与第二反相器INV₁₃的输出端相连，二输入或非门NOR₂的输出端与反相器INV₁₅的输入端相连，反相器INV₁₅的输出端与第二反相器INV₁₆的输出端相连，第二反相器INV₁₃的输出端和第二反相器INV₁₆的输出端分别输出两个非重叠的时钟信号Φ₁和Φ₂，Φ₁和Φ₂经过两个相同的电平移位器进行移位以驱动SC DC-DC转换器，电平移位器由五个PMOS和五个NMOS组成，五个PMOS分别定义为PMOS₃、PMOS₄、PMOS₅、PMOS₆、PMOS₇，五个NMOS分别定义为NMOS₁、NMOS₂、NMOS₃、NMOS₄、NMOS₅，PMOS₃和NMOS₁的栅极与非重叠时钟信号产生模块的输出端相连，PMOS₃和NMOS₁的漏级相连，它们漏级的公共端与NMOS₂的栅极相连，V_DD由PMOS₃的源极接入并与PMOS₇的源极相连，PMOS₇的漏级与NMOS₅的漏级相连，其漏极的公共端与NMOS₃的栅极相连，NMOS₁、NMOS₃和NMOS₅的源极相连共同接入地端，PMOS₄、PMOS₅和PMOS₆相连，且其公共端与SCDC-DC的输出端相连，PMOS₄与NMOS₂的漏极相连，PMOS₅与NMOS₃的漏极相连，PMOS₄的栅极与PMOS₅和NMOS₃漏极的公共端相连，PMOS₅的栅极与PMOS₄和NMOS₂漏极的公共端相连，NMOS₂、NMOS₃和NMOS₄的源极相连，PMOS₆的栅极与NMOS₄的栅极相连，其栅极公共端与PMOS₅和NMOS₃的漏极公共端相连，PMOS₆的栅极与NMOS₄的漏极相连作为整个电平移位器的输出，SC DC-DC转换器由七个模拟开关和三个第二电容组成，七个模拟开关分别定义为Switch₄、Switch₅、Switch₆、Switch₇、Switch₈、Switch₉、Switch₁₀，三个第二电容分别定义为C₇、C₈、C₉，每个模拟开关有一个时钟输入端、输入端和一个输出端，Switch₄、Switch₅、Switch₉和Switch₁₀的时钟信号由电平移位器移位后的时钟信号Φ₁提供，Switch₆、Switch₇和Switch₈的时钟信号由电平移位器移位后的时钟信号Φ₂提供，Switch₄的输入端与Switch₇的输入端相连，Switch₄的输出端与Switch₅的输入端相连，Switch₅的输出端与Switch₆的输入端相连，Switch₆的输出端作为V_DDA的输出端，Switch₄与Switch₇的输出端通过C₇相连，Switch₅与Switch₈的输入端相连，Switch₇的输出端与Switch₁₀的输入端相连，Switch₈与Switch₁₀的输出端相连，Switch₅与Switch₈的输出端通过C₈相连，Switch₈的输出端与Switch₉的输入端相连，Switch₆与Switch₉的输出端通过C₉相连，同时，Switch₉的输出端接入地端。

所述冷启动模块由电压比较器COMP₃、电平移位器、D触发器DFF₅、电阻R₁₁、电阻R₁₂、电阻R₁₃、电容C_DD、PMOS₈组成，V_DD与R₁₁的一端相连，R₁₁的另一端与R₁₂相连，同时也与电压比较器COMP₃的正相输入端相连，电压比较器COMP₃的负相输入端输入一个带隙基准电压，其输出端与电平移位器的输入端相连，同时其输出端的信号作为D触发器DFF₅的时钟信号，电平移位器的输出端与PMOS₈的栅极相连，PMOS₈的源极与电容C_s相连，漏级与电容C_DD相连，D触发器DFF₅的D端与使能端与V_DD相连，输出端与电阻R₁₃的一端相连，电阻R₁₃的另一端接地，冷启动电路负责将区域2连接到整流电路中，CON是其产生的关键信号，其由电压调节模块和连接控制模块组成。在本发明中，V_DD设置为1.5V。C_S和C_DD均为存储电容器。在电压调节模块中，由带隙基准电压源和连续时间比较器产生的RDY信号用来将能量从C_S传输到C_DD。信号RDY移位到一个更高的水平以完全驱动一个带有电平移位器的PMOS开关。当V_DD由0增加到1.5V期间，连接控制模块中的D触发器输出信号通过下拉电阻保持为低电平。当V_DD达到1.5V时，RDY和RDYH均变为高电平，同时关闭PMOS开关管，阻止V_DD继续增加。此时，系统从冷态启动。

所述LDO电路包括误差放大器、PMOS₉、电阻R₁₄、电阻R₁₅、负载电容C_L组成，误差放大器的反相输入端接V_S端，输出端接PMOS₉的栅极，PMOS₉的源极接V_DD，漏极接电阻R₁₄的一端，电阻R₁₄的另一端与电阻R₁₅的一端相连，电阻R₁₅的另一端接地，误差放大器的正相输入端接电阻R₁₄和电阻R₁₅的连接处，负载电容C_L一端接PMOS₉的漏极，且此端为整个LDO电路的输出端，可输出稳定的电压，给负载供电，其另一端接R₁₅靠近地的那端。

以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims

1.一种用于压电能量收集的无电感自启动能量收集系统，其特征在于，包括同步电容开关电路、过零检测模块、脉冲产生模块、脉冲排序模块、门过驱动电压电平V_DDA产生模块、冷启动模块和LDO电路，

所述脉冲排序模块包括八个多路复用器，所述十七个脉冲信号中第一个和第十个脉冲单元产生的脉冲信号作为第一个多路复用器的输入，以产生第一个开关电容上的开关信号Φ_1p、Φ_1n，第二个和第十一个脉冲单元产生的脉冲信号作为第二个多路复用器的输入，产生第二个开关电容上的开关信号Φ_2p、Φ_2n，依次类推，第八个和第十七个脉冲单元产生的脉冲信号作为第八个多路复用器的输入，产生第八个开关电容上的开关信号Φ_8p、Φ_8n，第九个脉冲单元产生的脉冲信号Φ₀通过一个二输入与门和一个二输入或门级联，PN作为脉冲排序模块的控制信号，控制脉冲排序模块中的脉冲排序方式；

门过驱动电压电平V_DDA产生模块用来产生开关的驱动电平；

2.根据权利要求1所述的一种用于压电能量收集的无电感自启动能量收集系统，其特征在于，所述门过驱动电压电平V_DDA产生模块由环形振荡器、分频器、非重叠时钟产生模块、电平移位器和SC DC-DC转换器组成，环形振荡器由十个第一电阻、五个第一反相器、五个第一电容、PMOS₁、PMOS₂，十个第一电阻分别定义为R₁、R₂、R₃、R₄、R₅、R₆、R₇、R₈、R₉、R₁₀，五个第一反相器分别定义为INV₇、INV₈、INV₉、INV₁₀、INV₁₁，五个第一电容分别定义为C₂、C₃、C₄、C₅、C₆，第一电阻和第一反相器按照R₁，INV₇，R₂，R₃，INV₈，R₄，R₅，INV₉，R₆，R₇，INV₁₀，R₈，R₉，INV₁₁，R₁₀的顺序依次连接，所有的有源元件所需电源均由V_DD提供，所有元件共地，第一电容C₂、第一电容C₃、第一电容C₄、第一电容C₅和第一电容C₆的一端分别接第一电阻R₁的左端、第一电阻R₅的左端、第一电阻R₇的左端、第一电阻R₉的左端和PMOS₁的栅极，第一电容C₂、C₃、C₄、C₅、C₆的另一端均接地，R₁₀右端与PMOS₁的漏级相连，PMOS₁与PMOS₂的源极相连且与V_DD相连，PMOS₁的栅极与PMOS₂的漏级相连，R₁左端与R₁₀右端相连并由R₁₀右端输出8kHz时钟频率，由环形振荡器产生的8kHz的时钟频率需要经过分频器进行分频产生1kHz的时钟频率，分频器由D触发器DFF₂、D触发器DFF₃、D触发器DFF₄组成，D触发器DFF₂、D触发器DFF₃、D触发器DFF₄的使能端均与V_DD相连，D触发器DFF₂的时钟端与环形振荡器的输出端相连，D端与

端相连，Q端与D触发器DFF₃的时钟端相连，D触发器DFF₃的D端与其

相连，Q端与D触发器DFF₄的D端相连，D触发器DFF₄的D端与其

相连，Q端为分频器的输出信号，非重叠时钟产生模块的作用是利用分频器产生的1kHz的时钟信号产生两个非重叠的时钟信号Φ₁和Φ₂，非重叠时钟产生模块由五个第二反相器和两个二输入或非门组成，其中五个所述第二反向器分别定义为第二反相器INV₁₂、第二反相器INV₁₃、第二反相器INV₁₄、第二反相器INV₁₅、第二反相器INV₁₆，两个所述二输入或非门分别定义为二输入或非门NOR₁、二输入或非门NOR₂，分频器的输出与二输入或非门NOR₁的A输入端及第二反相器INV₁₄的输入端相连，二输入或非门NOR₁的B输入端与第二反相器INV₁₆的输出端相连，二输入或非门NOR₁的输出端与第二反相器INV₁₂的输入端相连，第二反相器INV₁₂的输出端与第二反相器INV₁₃的输入端相连，第二反相器INV₁₄的输出端与二输入或非门NOR₂的B输入端相连，二输入或非门NOR₂的A输入端与与第二反相器INV₁₃的输出端相连，二输入或非门NOR₂的输出端与反相器INV₁₅的输入端相连，反相器INV₁₅的输出端与第二反相器INV₁₆的输出端相连，第二反相器INV₁₃的输出端和第二反相器INV₁₆的输出端分别输出两个非重叠的时钟信号Φ₁和Φ₂，Φ₁和Φ₂经过两个相同的电平移位器进行移位以驱动SC DC-DC转换器，电平移位器由五个PMOS和五个NMOS组成，五个PMOS分别定义为PMOS₃、PMOS₄、PMOS₅、PMOS₆、PMOS₇，五个NMOS分别定义为NMOS₁、NMOS₂、NMOS₃、NMOS₄、NMOS₅，PMOS₃和NMOS₁的栅极与非重叠时钟信号产生模块的输出端相连，PMOS₃和NMOS₁的漏级相连，它们漏级的公共端与NMOS₂的栅极相连，V_DD由PMOS₃的源极接入并与PMOS₇的源极相连，PMOS₇的漏级与NMOS₅的漏级相连，其漏极的公共端与NMOS₃的栅极相连，NMOS₁、NMOS₃和NMOS₅的源极相连共同接入地端，PMOS₄、PMOS₅和PMOS₆相连，且其公共端与SC DC-DC的输出端相连，PMOS₄与NMOS₂的漏极相连，PMOS₅与NMOS₃的漏极相连，PMOS₄的栅极与PMOS₅和NMOS₃漏极的公共端相连，PMOS₅的栅极与PMOS₄和NMOS₂漏极的公共端相连，NMOS₂、NMOS₃和NMOS₄的源极相连，PMOS₆的栅极与NMOS₄的栅极相连，其栅极公共端与PMOS₅和NMOS₃的漏极公共端相连，PMOS₆的栅极与NMOS₄的漏极相连作为整个电平移位器的输出，SC DC-DC转换器由七个模拟开关和三个第二电容组成，七个模拟开关分别定义为Switch₄、Switch₅、Switch₆、Switch₇、Switch₈、Switch₉、Switch₁₀，三个第二电容分别定义为C₇、C₈、C₉，每个模拟开关有一个时钟输入端、输入端和一个输出端，Switch₄、Switch₅、Switch₉和Switch₁₀的时钟信号由电平移位器移位后的时钟信号Φ₁提供，Switch₆、Switch₇和Switch₈的时钟信号由电平移位器移位后的时钟信号Φ₂提供，Switch₄的输入端与Switch₇的输入端相连，Switch₄的输出端与Switch₅的输入端相连，Switch₅的输出端与Switch₆的输入端相连，Switch₆的输出端作为V_DDA的输出端，Switch₄与Switch₇的输出端通过C₇相连，Switch₅与Switch₈的输入端相连，Switch₇的输出端与Switch₁₀的输入端相连，Switch₈与Switch₁₀的输出端相连，Switch₅与Switch₈的输出端通过C₈相连，Switch₈的输出端与Switch₉的输入端相连，Switch₆与Switch₉的输出端通过C₉相连，同时，Switch₉的输出端接入地端。

3.根据权利要求1所述的一种用于压电能量收集的无电感自启动能量收集系统，其特征在于，所述冷启动模块由电压比较器COMP₃、电平移位器、D触发器DFF₅、电阻R₁₁、电阻R₁₂、电阻R₁₃、电容C_DD、PMOS₈组成，V_DD与R₁₁的一端相连，R₁₁的另一端与R₁₂相连，同时也与电压比较器COMP₃的正相输入端相连，电压比较器COMP₃的负相输入端输入一个带隙基准电压，其输出端与电平移位器的输入端相连，同时其输出端的信号作为D触发器DFF₅的时钟信号，电平移位器的输出端与PMOS₈的栅极相连，PMOS₈的源极与电容C_S相连，漏级与电容C_DD相连，D触发器DFF₅的D端与使能端与V_DD相连，输出端与电阻R₁₃的一端相连，电阻R₁₃的另一端接地。

4.根据权利要求1所述的一种用于压电能量收集的无电感自启动能量收集系统，其特征在于，所述LDO电路包括误差放大器、PMOS₉、电阻R₁₄、电阻R₁₅、负载电容C_L组成，误差放大器的反相输入端接V_S端，输出端接PMOS₉的栅极，PMOS₉的源极接V_DD，漏极接电阻R₁₄的一端，电阻R₁₄的另一端与电阻R₁₅的一端相连，电阻R₁₅的另一端接地，误差放大器的正相输入端接电阻R₁₄和电阻R₁₅的连接处，负载电容C_L一端接PMOS₉的漏极，且此端为整个LDO电路的输出端，可输出稳定的电压，给负载供电，其另一端接R₁₅靠近地的那端。