CN110752184A - 半导体器件的制作方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制作方法，包括以下步骤：提供半导体结构，半导体结构具有键合层；在键合层上覆盖金属硬掩模层；图案化金属硬掩模层，形成金属硬掩模图案；以金属硬掩模图案为掩模在键合层中形成通孔；在金属硬掩模图案表面及通孔中覆盖互连材料；以及进行平坦化，平坦化去除键合层表面的金属硬掩模图案及互连材料，停留在键合层上，且保留通孔中的互连材料作为互连结构。

Description

半导体器件的制作方法
技术领域
本发明涉及一种半导体器件的制作方法，该半导体器件的制作方法可以显著缩短平坦化所需的时间，提高了平坦化制程的可控性和稳定性，降低了工艺的成本。
背景技术
在半导体器件的制作过程中，常常需要在半导体器件上形成金属互连结构，以实现多个半导体器件之间的电连接。例如，在三维存储器领域，通过在晶圆表面形成的铜互连结构，可以实现多个晶圆之间的键合。具有金属互连结构的半导体器件的制作过程一般包括在半导体器件的层中形成通孔，以及在通孔内填充金属等。
发明内容
本发明所要解决的技术问题是提供一种半导体器件的制作方法，该半导体器件的制作方法可以显著缩短平坦化所需的时间，提高了平坦化制程的可控性和稳定性，降低了工艺的成本。
本发明为解决上述技术问题而采用的技术方案是提供一种半导体器件的制作方法，包括以下步骤：提供半导体结构，所述半导体结构具有键合层；在所述键合层上覆盖金属硬掩模层；图案化所述金属硬掩模层，形成金属硬掩模图案；以所述金属硬掩模图案为掩模在所述键合层中形成通孔；在所述金属硬掩模图案表面及所述通孔中覆盖互连材料；以及进行平坦化，所述平坦化去除所述键合层表面的金属硬掩模图案及互连材料，停留在所述键合层上，且保留所述通孔中的互连材料作为互连结构。
在本发明的一实施例中，所述键合层相对于所述金属硬掩模层的刻蚀选择比高于100。
在本发明的一实施例中，所述金属硬掩模层的厚度是10-20nm。
在本发明的一实施例中，所述金属硬掩模层的材料包括氮化钛。
在本发明的一实施例中，所述平坦化去除所述金属硬掩模图案的时间为10-20s。
在本发明的一实施例中，在所述金属硬掩模图案表面及所述通孔中覆盖互连材料之前还包括：在所述金属硬掩模图案表面及所述通孔内壁形成阻挡层。
在本发明的一实施例中，在所述金属硬掩模图案表面及所述通孔中覆盖互连材料的步骤包括：形成互连种子层；以及在所述互连种子层上生长互连材料。
在本发明的一实施例中，所述半导体结构还包括衬底和形成在所述衬底上的至少一个介质层，所述介质层内形成有若干功能器件，所述键合层位于所述介质层上。
在本发明的一实施例中，还包括将所述半导体结构通过所述键合层及所述互连结构与另一半导体结构键合。
本发明的另一方面提供一种半导体器件，包括：键合层，所述键合层具有通孔；金属硬掩模图案，位于所述键合层表面；以及互连材料，覆盖所述金属硬掩模图案表面及填充于所述通孔。
在本发明的一实施例中，所述键合层相对于所述金属硬掩模图案的刻蚀选择比高于100。
在本发明的一实施例中，所述金属硬掩模图案的厚度是10-20nm。
在本发明的一实施例中，所述金属硬掩模图案的材料包括氮化钛。
本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：
本发明的半导体器件的制作方法使用了金属硬掩模图案为掩模在键合层中形成通孔，显著的缩短了平坦化所需的时间，提高了平坦化制程的可控性和稳定性，降低了工艺的成本。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1是本发明一实施例的一种半导体器件的制作方法的流程图；
图2至图8分别是本发明一实施例的一种半导体器件的制作方法的工艺步骤示意图；
图9是本发明一实施例的一种半导体器件的制作方法的半导体结构的示意图；
图10是本发明一实施例的一种半导体器件的结构示意图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。
在半导体器件(例如位于晶圆中的未切割的存储器、处理器等)表面形成金属(例如铜)互连结构前，需要先在半导体器件的层(例如键合层)中形成通孔。然后，在通孔中填充金属并对半导体器件表面进行平坦化处理，从而得到镶嵌有金属的半导体器件层的金属互连结构。
在通孔中填充金属通常是利用物理气相沉积法(Physical Vapor Deposition,PVD)先形成金属种子层，然后在种子层上生长需要填充的金属材料。半导体器件键合层的材料一般为掺杂碳化硅薄膜(Nitride Doped Silicon Carbide,NDC)。因此，键合层中的碳元素受物理气相沉积时的等离子体轰击后可能会发生溅射，从而造成物理气相沉积反应室的污染。
一种方案是使用正硅酸乙酯(Tetraethyl orthosilicate,TEOS)为反应剂在半导体器件表面生成氧化硅的薄膜的牺牲层，然后以此为掩模对半导体器件进行刻蚀而形成通孔。使用正硅酸乙酯生成氧化硅的薄膜作为牺牲层(掩模)时，由于其覆盖在键合层的表面，从而可以起到一定程度的保护作用，有效防止了键合层中的碳元素受等离子体轰击发生溅射而导致的反应室污染问题。然而，使用正硅酸乙酯作为牺牲层时，其后续的平坦化所需时间明显较长。例如，为了可以承受刻蚀以及物理气相沉积时的等离子体轰击而造成的氧化物损耗，正硅酸乙酯材料的牺牲层厚度往往需要达到约40nm，相应的平坦化则需要耗时近1分钟。较长的平坦化时间会提高工艺的成本，并导致平坦化制程的可控性和稳定性下降。
针对以上的问题，本发明的以下实施例提出一种半导体器件的制作方法，该半导体器件的制作方法可以显著缩短平坦化所需的时间，提高了平坦化制程的可控性和稳定性，降低了工艺的成本。
可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。
本发明的半导体器件的制作方法包括以下步骤：提供半导体结构，半导体结构具有键合层；在键合层上覆盖金属硬掩模层；图案化金属硬掩模层，形成金属硬掩模图案；以金属硬掩模图案为掩模在键合层中形成通孔；在金属硬掩模图案表面及通孔中覆盖互连材料；以及进行平坦化，平坦化去除键合层表面的金属硬掩模图案及互连材料，停留在键合层上，且保留通孔中的互连材料作为互连结构。
图1是本发明一实施例的一种半导体器件的制作方法的流程图。图2至图8分别是本发明一实施例的一种半导体器件的制作方法的工艺步骤示意图。下面结合图1至图8对该半导体器件的制作方法进行说明。
步骤110，提供半导体结构。
参考图2所示，提供半导体结构200，半导体结构100具有键合层230。键合层230的材料可以包括各种电介质，例如氧化硅、氮化硅、氮氧化硅或者其任意组合。键合层230还可以包括粘合材料，例如环氧树脂、聚酰亚胺、干膜、光敏聚合物等。
优选的，在本发明的以下实施例中，键合层230的材料为掺杂碳化硅薄膜(NDC)。掺杂碳化硅薄膜具有较大的应力，使用掺杂碳化硅薄膜为材料的键合层230具有较强的键合能力，并且可以有效地阻挡金属(例如铜)的扩散。
在本发明的一些示例中，半导体结构200还包括介质层220。键合层230形成于介质层220之上。示例性的，键合层230可以通过一种或多种薄膜沉积过程来形成，例如化学气相沉积(Chemical Vapor Deposition,CVD)、等离子体增强CVD(Plasma Enhanced ChemicalVapor Deposition,PECVD)、物理气相沉积(PVD)、原子层沉积(Atomic layer deposition,ALD)、高密度等离子体CVD(High Density Plasma-Chemical Vapor Deposition,HDP-CVD)、溅镀、旋涂或者其任意组合。
步骤120，在键合层上覆盖金属硬掩模层。
参考图2至图3所示，在半导体结构200的键合层230上覆盖金属硬掩模层240，形成半导体结构300。金属硬掩模层240的材料包括钛(Ti)、钽(Ta)、氮化钛(TiN)、钨(W)、氮化钽(TaN)或氮化钨(W2N)中的一种或多种，但本实施例并非以此为限。
优选的，在本发明的以下实施例中，金属硬掩模层240的材料包括氮化钛(TiN)。氮化钛具有良好的耐刻能力，并且对等离子体有很好的阻挡作用。
例如，对于使用了氮化钛材料的金属硬掩模层240，键合层230相对于金属硬掩模层240的刻蚀选择比(Etch Selectivity)较高。这样，可以将金属硬掩模层240的厚度设置的相对较薄。
在本发明的一实施例中，键合层230相对于金属硬掩模层240的刻蚀选择比高于预设值。优选的，该预设值可以为100。
在本发明的一些实施例中，金属硬掩模层240的厚度小于30纳米(nm)。优选的，金属硬掩模层240的厚度可以是10-20nm。
步骤130，图案化金属硬掩模层，形成金属硬掩模图案。
参考图3至图4所示，图案化半导体结构300的金属硬掩模层240，形成金属硬掩模图案241。步骤130后形成半导体结构400。
在本发明的一些示例中，图案化金属硬掩模层240的步骤还包括在金属硬掩模层240表面涂覆光刻胶(Photoresistance)以形成光阻层(图未示)，以及使用光刻工艺(Photolithography)对金属硬掩模层240进行图案化，在此不再展开。
步骤140，以金属硬掩模图案为掩模在键合层中形成通孔。
参考图4至图5所示，以半导体结构400的金属硬掩模图案241为掩模在键合层230中形成通孔201。步骤140后形成半导体结构500。
示例性的，可以利用金属硬掩模图案241为掩模，使用刻蚀(Etch)工艺对半导体结构400的键合层230进行刻蚀，以形成通孔201。刻蚀工艺包括但不限于湿法刻蚀和/或干法刻蚀(气体刻蚀)。其中，湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀；干法刻蚀主要利用反应气体与等离子体对被刻蚀材料进行刻蚀。
在图5所示的一个示例中，通孔201仅形成于键合层230中以露出介质层220的部分上表面。应当理解，在本发明的其他实施例中，通孔201还可以延伸至介质层220中，但本实施例并非以此为限。
厚度较薄的金属硬掩模层240可以使以金属硬掩模图案241为掩模形成的通孔201具有较低的深宽比(Aspect Ratio)，从而提高了半导体器件的性能。
在本发明的一实施例中，步骤140之后还包括在金属硬掩模图案表面及通孔内壁形成阻挡层。
参考图5至图6所示，在半导体结构500的金属硬掩模图案241表面及通孔201内壁形成阻挡层250。阻挡层250可以阻挡金属(例如铜)在介质层220中的扩散。
示例性的，可以采用物理气相沉积法(PVD)在金属硬掩模图案241的表面及通孔201的内壁上沉积并形成阻挡层250。阻挡层250的材料包括但不限于氮化钽(TaN)和/或钽(Ta)。
在本发明的一实施例中，在金属硬掩模图案表面及通孔内壁形成阻挡层之后，还包括形成互连种子层。
参考图6所示，在形成阻挡层250之后，还可以在阻挡层250表面形成互连种子层260。互连种子层260可以是金属种子层。
示例性的，可以采用物理气相沉积法(PVD)在阻挡层250的表面沉积并形成互连种子层260。互连种子层260的材料包括但不限于各种已知的金属，例如铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等金属，或者其任意组合。
应当注意，阻挡层250和互连种子层260可以是通过两次工艺分别形成的。在本发明的其他实施例中，阻挡层250和互连种子层260还可以在一次工艺(例如物理气相沉积法)中同时形成，但本实施例并非以此为限。
采用物理气相沉积法形成阻挡层250和/或互连种子层260时，通常伴随有氩离子(Ar-)和氢离子(H+)的等离子体。氮化钛材料的金属硬掩模图案241对等离子体有良好的阻挡作用，因而可以有效减小键合层230中的碳(C)元素受等离子体轰击发生溅射而导致的(物理气相沉积)反应室污染问题。
厚度较薄的金属硬掩模图案241可以使形成的通孔201具有较低的深宽比。这样，在采用物理气相沉积法形成阻挡层250和/或互连种子层260时，可以降低PVD工艺的窗口损耗(Window Loss)。
经过以上步骤，形成了具有阻挡层250和互连种子层260的半导体结构600。
步骤150，在金属硬掩模图案表面及通孔中覆盖互连材料。
步骤140之后，在半导体结构500的金属硬掩模图案241表面及通孔201中覆盖互连材料。
互连材料包括但不限于铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)、铝(Al)、氮化钛(TiN)、氮化钽(TaN)等金属，或者其任意组合。互连材料可以通过一种或多种薄膜沉积过程来形成，例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、溅镀、蒸发或者其任意组合。在一些示例中，互连材料与互连种子层可以为相同材料。例如，当图7所示的互连材料270为铜(Cu)时，互连种子层260为铜种子层。
优选的，参考图6至图7所示，可以在半导体结构600的互连种子层260上生长互连材料270，形成半导体结构700。
应当理解，在本发明的以上实施例中，在半导体结构500的金属硬掩模图案241表面及通孔201内壁形成阻挡层250以及在阻挡层250表面形成互连种子层260均为步骤150之前的可选步骤。本领域技术人员可以根据实际需要而做出相应的调整，本发明并非以此为限。
步骤160，进行平坦化。
参考图7至图8所示，对半导体结构700进行平坦化。平坦化去除键合层230表面的金属硬掩模图案241及互连材料270，停留在键合层230上，且保留通孔201中的互连材料270作为互连结构202。平坦化后形成半导体结构800。
平坦化可以采用化学机械抛光(Chemical Mechanical Polishing,CMP)工艺。化学机械抛光是一种化学作用和机械作用相结合的技术，可以获得平坦且无划痕和杂质玷污的表面。
在本发明的一实施例中，上述平坦化还包括去除覆盖在金属硬掩模图案241上的部分阻挡层250和/或覆盖在这部分阻挡层250上的互连种子层260。
通过控制平坦化的时间，可以使平坦化去除键合层230表面的金属硬掩模图案241及互连材料270停留在键合层230上。由于使用了氮化钛材料的金属硬掩模图案241的厚度相对较薄，从而缩短了平坦化所需的时间，提高了平坦化制程的可控性和稳定性，降低了工艺的成本。例如，当采用化学机械抛光对半导体结构700进行平坦化时，氮化钛材料的金属硬掩模图案241具有较高的CMP抛光速率(CMP Polish Rate)。
在本发明的一实施例中，平坦化去除金属硬掩模图案241的时间为10-20s。
可以理解，在本发明的其他实施例中，通过适当延长平坦化的时间，在去除键合层230表面的金属硬掩模图案241及互连材料270时，还可以去除键合层230上表面的一部分(图未示)。
在本发明的一些示例中，平坦化去除键合层230表面的金属硬掩模图案241及互连材料270时，形成的互连结构202还可以具有碟形的凹陷(Dishing)(图未示)，但本实施例并非以此为限。
应当注意，以上的实施例使用了图1所示的流程图来说明根据本申请的实施例的方法所执行的步骤/操作。应当理解的是，以上步骤/操作不一定按照顺序来精确地执行，而是可以改变顺序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些步骤/操作中，或从这些步骤/操作移除某一步或数步。
本领域技术人员可以根据实际需要对方法各个步骤的优先顺序做出相应的调整，本发明并非以此为限。
图9是本发明一实施例的一种半导体器件的制作方法的半导体结构的示意图。
参考图9所示，在本发明的一实施例中，半导体结构900还包括衬底210和形成在衬底210上的至少一个介质层220，介质层220内形成有若干功能器件221，键合层230位于介质层220上。
在图9所示的一个示例中，半导体结构900还包括多个互连结构202。互连结构穿过键合层230延伸至介质层220中，且可与一个或多个功能器件221相连(图未示)。功能器件221例如可以是微处理器器件、中央处理器(Central Processing Unit,CPU)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)，金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Filed Effect Transistor,MOSFET)以及任何合适的半导体器件。
可以理解，图9所示的半导体结构900仅示意性的绘示了与本发明的半导体器件的制作方法相关的层和结构，但本实施例并非以此为限。
在本发明的一实施例中，还包括将半导体结构900通过键合层230及互连结构202与另一半导体结构(图未示)键合。另一半导体结构例如可以是与半导体结构900类似的半导体结构。
示例性的，将两个半导体结构900通过键合层230及互连结构202键合时，可能会出现一定程度的对准偏差(Over Lay Shift)，即一个半导体结构900的互连结构202与另一个半导体结构900的键合层230发生接触。使用了掺杂碳化硅薄膜(NDC)为材料的键合层230则可以有效地阻挡互连结构202中金属(例如铜)的扩散。
本发明的以上实施例提供了一种半导体器件的制作方法，该半导体器件的制作方法可以显著缩短平坦化所需的时间，提高了平坦化制程的可控性和稳定性，降低了工艺的成本。
本发明的另一方面提出一种半导体器件，该半导体器件平坦化所需的时间较短，降低了制作成本。
图10是本发明一实施例的一种半导体器件的结构示意图。参考图10所示，半导体器件1000包括键合层230、金属硬掩模图案241以及互连材料270。
其中，键合层230具有通孔201；金属硬掩模图案241位于键合层230表面；互连材料270覆盖金属硬掩模图案241表面及填充于通孔201中。
在本发明的一些实施例中，半导体器件1000还包括阻挡层250以及互连种子层260。阻挡层250位于金属硬掩模图案241表面及通孔201内壁上。阻挡层250可以阻挡金属(例如铜)在介质层220中的扩散。互连种子层260位于阻挡层250表面。互连种子层260可以是金属种子层。例如，当互连材料270为铜(Cu)时，互连种子层260为铜种子层。
在本发明的一实施例中，金属硬掩模图案241的材料包括氮化钛。氮化钛具有良好的耐刻能力，并且对等离子体有很好的阻挡作用。
例如，对于使用了氮化钛材料的金属硬掩模图案241，键合层230相对于金属硬掩模图案241的刻蚀选择比(Etch Selectivity)较高。这样，可以将金属硬掩模图案241的厚度设置的相对较薄。
在本发明的一实施例中，键合层230相对于金属硬掩模图案241的刻蚀选择比高于预设值。优选的，该预设值可以为100。
在本发明的一些实施例中，金属硬掩模图案241的厚度小于30纳米(nm)。优选的，金属硬掩模图案241的厚度可以是10-20nm。
在介质层220中可具有例如图9所示的功能器件221，在介质层220之下可具有例如图9所示的衬底210，在此不再展开描述。
可以理解，图1所示的半导体器件的制作方法可以在例如图10所示的半导体器件1000或其变化例中来实现，但本发明并不以此为限。
本实施例的半导体器件1000的其他实施细节可参考图1至图9所描述的实施例，在此不再展开。
本发明的以上实施例提出了一种半导体器件，该半导体器件平坦化所需的时间较短，降低了制作成本。
上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。
同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。
此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。
同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。
虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (13)

1.一种半导体器件的制作方法，包括以下步骤：
提供半导体结构，所述半导体结构具有键合层；
在所述键合层上覆盖金属硬掩模层；
图案化所述金属硬掩模层，形成金属硬掩模图案；
以所述金属硬掩模图案为掩模在所述键合层中形成通孔；
在所述金属硬掩模图案表面及所述通孔中覆盖互连材料；以及
进行平坦化，所述平坦化去除所述键合层表面的金属硬掩模图案及互连材料，停留在所述键合层上，且保留所述通孔中的互连材料作为互连结构。
2.如权利要求1所述的半导体器件的制作方法，其特征在于，所述键合层相对于所述金属硬掩模层的刻蚀选择比高于100。
3.如权利要求1所述的半导体器件的制作方法，其特征在于，所述金属硬掩模层的厚度是10-20nm。
4.如权利要求1所述的半导体器件的制作方法，其特征在于，所述金属硬掩模层的材料包括氮化钛。
5.如权利要求1所述的半导体器件的制作方法，其特征在于，所述平坦化去除所述金属硬掩模图案的时间为10-20s。
6.如权利要求1所述的半导体器件的制作方法，其特征在于，在所述金属硬掩模图案表面及所述通孔中覆盖互连材料之前还包括：
在所述金属硬掩模图案表面及所述通孔内壁形成阻挡层。
7.如权利要求1或6所述的半导体器件的制作方法，其特征在于，在所述金属硬掩模图案表面及所述通孔中覆盖互连材料的步骤包括：
形成互连种子层；以及
在所述互连种子层上生长互连材料。
8.如权利要求1所述的半导体器件的制作方法，其特征在于，所述半导体结构还包括衬底和形成在所述衬底上的至少一个介质层，所述介质层内形成有若干功能器件，所述键合层位于所述介质层上。
9.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括将所述半导体结构通过所述键合层及所述互连结构与另一半导体结构键合。
10.一种半导体器件，包括：
键合层，所述键合层具有通孔；
金属硬掩模图案，位于所述键合层表面；以及
互连材料，覆盖所述金属硬掩模图案表面及填充于所述通孔。
11.如权利要求10所述的半导体器件，其特征在于，所述键合层相对于所述金属硬掩模图案的刻蚀选择比高于100。
12.如权利要求10所述的半导体器件，其特征在于，所述金属硬掩模图案的厚度是10-20nm。
13.如权利要求10所述的半导体器件，其特征在于，所述金属硬掩模图案的材料包括氮化钛。
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